用Verilog HDL语言设计频率计

1、学生课程实验报告书学生课程实验报告书 08 级 电子信息与通信工程 系 电子信息工程 专业 3 班 学号 0830010357 姓名 赖茹香 2010-2011学年 第二学期 实验项目： 用Verilog HDL语言设计频率计 实验相关原理 数字系统的层次化结构设计 组合逻辑电路和时序逻辑电路的设计都是属于功能部件的设计。功能部件设计建立在真值表、特性表、状态转换图或工作时序图的基础上，在输入变量较少的情况下，因为描述逻辑函数关系的各种表格和图表较简单，设计电路分析建模的工作也较简单，按照前面介绍的方法就可以完成电路的设计工作。然而在大型数字系统的设计中，前面介绍的设计方法在进行数字系统的设计

2、时不适用，进行数字系统的设计需要引入层次化结构设计的思想。图5-1 系统结构的组成框图层次化结构设计的思想是将设计的目标层层分解，对分解后的各层次电路分别进行设计，最后，再根据分解的规则将各层次电路综合起来组成数字系统。各层次模块组成系统的连接示意图如图5-1所示。对于树型结构系统存在着“自顶向下（Top-down）”设计和“自底向上（Bottom-up）”设计两种不同的设计思想。自顶向下的设计强调性能上的最优，而自底向上的设计强调的是设计上的经济性。实际的设计过程往往是这两种设计方法的综合，但在使用大规模集成电路，特别是使用可编程逻辑器件进行设计时，自顶向下的设计会有更多的优点。随着电子设计

3、自动化水平的提高，在进行复杂数字系统设计时，使用EDA仿真工具可以使整个设计过程变得简捷和方便，特别是对各层次电路工作时序图的分析更为快捷和准确，为设计更大规模的数字系统提供了直观准确的实验数据。以两位十进制频率计的设计为例，介绍层次化设计的思想在EDA环境下的体现，所采用的EDA工具软件平台是Quartus II。图5-2 两位十进制数字频率计的层次化结构示意图根据两位十进制数字频率计的逻辑功能可知，两位十进制数字频率计应由带锁存功能的十进制计数器电路、测频时序控制电路，显示译码器和频率计顶层电路四部分组成，两位十进制数字频率计的层次化结构示意图如图5-2所示。利用EDA技术进行两位十进制数

4、字频率计设计的步骤是：先分别设计底层的计数器电路模块，测频时序控制电路模块和显示译码器电路模块，再在频率计顶层电路中调入事先设计好的三个底层电路模块。 实验内容和步骤计数器的电路的设计1为本设计项目建立文件夹首先要建立一个文件夹，以便于存储设计项目。设本项工程的文件夹位于D:/myworks/plj文件夹中。2输入设计项目并存盘在Quartus II软件上搭建计数器电路模块：（1）运行Quartus II，选择FileNew命令，在Verilog HDL编辑窗口中，用Verilog HDL语言编写两个十进制计数器的程序：module sjzjsq (Q0,Q1,Q2,Q3,Q4,Q5,Q6,Q

5、7,C,C1,CP,R,EP,ET);input CP,R,EP,ET;output Q0,Q1,Q2,Q3,Q4,Q5,Q6,Q7,C,C1;reg Q0,Q1,Q2,Q3,Q4,Q5,Q6,Q7;reg3:0 QT1;always(negedge CP)beginif(R)QT1=4'b0000;else if(EP&&ET)if(QT1<4'b1001)QT1=QT1+1;else QT1=4'b0000;else QT1=QT1;endreg7:4 QT2;always(negedge Q3)beginif(R)QT2=4'b000

6、0;else if(EP&&ET)if(QT2<4'b1001)QT2=QT2+1;else QT2=4'b0000;else QT2=QT2;endalwaysbeginQ3,Q2,Q1,Q0=QT1;Q7,Q6,Q5,Q4=QT2;endand (C1,Q0,Q3);and (C,Q0,Q3,Q4,Q7);endmodule输入编好的程序后将设计好的文件存到事先准备好的文件夹D:/myworks/plj下，文件名用sjzjsq，然后创建工程。（2）创建工程弹出的对话框中点击“Next”按钮，设计项目的名称及顶层文件的名称均设为sjzjsq。点击“Nex

7、t”按钮后将弹出对话框。在该对话框中，将设计文件加入到工程中，单击Add按钮，将存好的Verilog HDL文件加入到设计工程中后。点击Next按钮后，将弹出目标芯片选择对话框。（3）目标芯片的选择Family栏目的下拉列表框用于选择Cyclone系列，在Available device列表框中选择EP1C3T144C6型号的芯片（选择的依据源于开发板）。右边选项区域可以设置过滤条件，以方便选择芯片。单击“Next”按钮后，在弹出的对话框中再点击“Next”按钮后，接着点击“Finish”按钮完成目标芯片的选择。3编译选择ProcessingStart Compilation命令，启动全程编译

8、。如果工程文件中有错误，在下方的Processing选项卡中会显示出来。编译成功后，点击编译成功提示栏的“确定”按钮，完成编译的操作。4仿真工程编译通过后，对其功能和时序特性进行仿真测试，仿真程序的步骤如下：（1）打开波形编辑器选择FileNew命令，在New对话框中选择Other Files选项，在弹出的对话框中选择Vector Waveform File（波形图文件）选项，选择EditEnd Time命令，在弹出的对话框中的Time文本框中输入30，单位选择s，即设置仿真域的时间为30s。（2）端口引脚的输入设置好仿真时间后，选择ViewUtility WindowsNode Finder

9、命令，在弹出对话框中的Filter下拉列表框中选择Pins:all选项，然后单击List按钮，在下方的Nodes Found列表框中将显示出设计工程所有端口引脚的名称。用鼠标分别将输入和输出信号拖到波形编辑窗口中，结束后关闭Nodes Found列表框。然后单击图CP信号，使之变成蓝色条，再单击左列的时钟周期信号设置图标，在弹出的Clock对话框中设置CP的时钟周期为20s；对于其他的输入信号也可以用同样方法调用工具栏中相应的工具完成设置。（3）波形仿真设置好参数后，点击保存文件的按钮，将文件保存在默认的文件夹中，然后点击工具栏上的Start Simulation按钮即可启动仿真程序，仿真程序

10、运行的结果如图5-3所示。5-3 波形图仿真的结果图5-3波形仿真的结果不仅显示出十进制计数器的功能，还显示出所设计的电路模块当输入信号R为低电平时，电路复位；当R为高电平，且EP和ET也为高电平时，电路为十进制计数器；当R为高电平，且EP和ET为低电平时，电路是锁存器，保存计数的数据不变。(4) 包装元件入库关闭波形图仿真程序窗口，重新打开刚才设计好的文件，然后选择FileCreate/UpdateCreate Symbol Files for Current File命令即将当前文件变成一个包装好的单一元件（Symbol），并放置在工程路径指定的文件夹中备用。测频时序控制电路的设计频率计要

11、能够自动测频，必须在电路中增加一个测频控制电路。频率计的功能是测量频率，测频时序控制电路应由时钟计数器、产生控制信号的译码器和量程控制的编码器三个部分组成。利用Verilog HDL语言编写的测频控制电路的模块为： module cpkz(Q0,Q1,Q2,Q3,Q4,Q5,Q6,Q7,EP1,ET1,CLR,clk,S0,S1,R);input clk,S0,S1,R;output EP1,ET1,CLR,Q0,Q1,Q2,Q3,Q4,Q5,Q6,Q7;wire s0,s1,m0,m1,m2,m3;not (s0,S0);not (s1,S1);and (m0,s1,s0);and (m1,

12、s1,S0);and (m2,S1,s0);and (m3,S1,S0);reg Q0,Q1,Q2,Q3,Q4,Q5,Q6,Q7,Q8,Q9,QA,QB,QC,QD,QE,QF;reg15:0 QT1;always(negedge clk)beginif(R)QT1=16'b0000000000000000;else if(m0)beginif(QT1<16'b0000000001110100)QT1=QT1+1;QT1=QT1;endelse if(m1)beginif(QT1<16'b0000001111111000)QT1=QT1+1;QT1=QT1;

13、endelse if(m2)beginQT1=QT1;endelse if(m3)beginQT1=QT1;endendalwaysbeginQF,QE,QD,QC,QB,QA,Q9,Q8,Q7,Q6,Q5,Q4,Q3,Q2,Q1,Q0=QT1;endwire d0,d1,d2,d3;and (d0,Q2,Q4,Q5,Q6,m0);and (d1,Q3,Q4,Q5,Q6,Q7,Q8,Q9,m1);and (d2,Q5,Q8,Q9,QA,QD,m2);and (d3,Q5,Q6,Q8,Q9,QE,QF,m3);or (CLR,QF,QE,QD,QC,QB,QA,Q9,Q8,Q7,Q6,Q5,Q4

14、);nor (EP1,d0,d1,d2,d3);nor (ET1,d0,d1,d2,d3);endmodule注：当S0和S1为低电平时，m0为高电平，计数器开始从0计数到十进制数的116后，保持二进制数01110100的数值不变，EP1和ET1的输出为低电平，该信号可作为测频计数器的锁存信号。计数器从0计数到16以后，CLR输出高电平信号，该信号可以作为测频计数开始的控制信号。如果测频控制信号的输入脉冲的频率为1MHz，周期为1s，测频的时间为116-16=100s，测量所得到数据的单位为MHz，该量程用来测高频的信号，其它的量程用来测低频的信号。该电路模块波形仿真的结果如图5-4所示。图5

15、-4 测频控制电路波形仿真的结果图5-4的波形清晰的显示出测频控制电路在R信号的控制下复位，CLR输出低电平，该信号可作为测频计数器的复位信号，当计数器计数的值增大到16以后，CLR输出为高电平信号，该信号输入测频计数器的复位端口，测频计数器开始计数。当测频控制电路的计数器计数到01110100时，EP1和ET1的输出为低电平，该信号输入测频计数器的EP和ET端口，测频计数器进入锁存的状态，保存计数的数值不变。同时采用上面所介绍的方法将该文件包装入库。频率计显示译码器电路的设计频率计所测量的数据要转变出数字显示，需要显示译码器，用Verilog HDL语言编写的显示译码器电路模块为：modul

16、e xsymq(a,b,c,d,e,f,g,A3,A2,A1,A0);input A3,A2,A1,A0;output a,b,c,d,e,f,g;wire a3,a2,a1,a0,m0,m1,m2,m3,m4,m5,m6,m7,m8,m9;not (a3,A3);not (a2,A2);not (a1,A1);not (a0,A0);and (m0,a3,a2,a1,a0);and (m1,a3,a2,a1,A0);and (m2,a3,a2,A1,a0);and (m3,a3,a2,A1,A0);and (m4,a3,A2,a1,a0);and (m5,a3,A2,a1,A0);and (

17、m6,a3,A2,A1,a0);and (m7,a3,A2,A1,A0);and (m8,A3,a2,a1,a0);and (m9,A3,a2,a1,A0);or (a,m0,m2,m3,m5,m6,m7,m8,m9);or (b,m0,m1,m2,m3,m4,m7,m8,m9);or (c,m0,m1,m3,m4,m5,m6,m7,m8,m9);or (d,m0,m2,m3,m5,m6,m8,m9);or (e,m0,m2,m6,m8);or (f,m0,m4,m5,m6,m8,m9);or (g,m2,m3,m4,m5,m6,m8,m9);End module该模块经编译成功后，打包进元件

18、库。频率计顶层电路的设计(1)在Quartus II软件的工作界面上，选择FileNew命令，在弹出的对话框中选择Block Diagram/Schematic File选项，然后按OK按钮即可打开原理图编辑窗口。（2）将元件拖入原理图编辑窗口在原理图编辑窗口中，点击元件工具栏上的与门符号按钮打开元件库。在元件库中，点击“project”选项，就可以找到打包入库的元件cpkz，sjzjsq和xsymq，点击“ok”按钮，所示的器件拖入编辑窗口。 安置好器件以后，将输入端口和输出端口器件拖入编辑界面。安置好器件和端口后连接顶层电路。图5-5 频率计顶层电路的逻辑图按照图5-5所示的电路连接好以后，