北邮电子院专业实验报告

1、电子工程学院ASIC 专业实验报告班级： 姓名： 学号：班内序号：第一部分 语言级仿真LAB 1：简单的组合逻辑设计实验目的 掌握基本组合逻辑电路的实现方法。实验原理 本实验中描述的是一个可综合的二选一开关，它的功能是当 sel = 0 时，给出 out = a ， 否则给出结果out = b。在Verilog HDL中，描述组合逻辑时常使用assign结构。equal=(a=b)?1:0 是一种在组合逻辑实现分支判断时常用的格式。 parameter 定义的 size 参数决定位宽。 测试模块用于检测模块设计的是否正确， 它给出模块的输入信号， 观察 模块的内部信号和输出信号。源代码 mux

2、.v module scale_mux(out,sel,b,a);parameter size=1; outputsize-1:0 out;inputsize-1:0b,a;input sel;assign out = (!sel)?a:(sel)?b: size1'bx;endmodule mux_test.v 'defi ne width 8'timescale 1 ns/1 nsmodule mux_test;reg'width:1a,b;wire'width:1out;reg sel;scale_mux#('width)m1(.out(o

3、ut),.sel(sel),.b(b),.a(a);initialbegin$monitor($stime,"sel=%b a=%b b=%b out=%b",sel,a,b,out);$dumpvars(2,mux_test);sel=0;b='width1'b0;a='width1'b1;#5sel=0;b='width1'b1;a='width1'b0;#5sel=1;b='width1'b0;a='width1'b1;#5sel=1;b='width1'b

4、1;a='width1'b0;#5 $finish;endendmodule四、 仿真结果与波形LAB 2：简单时序逻辑电路的设计一、实验目的掌握基本时序逻辑电路的实现。二、实验原理在 Verilog HDL 中，相对于组合逻辑电路，时序逻辑电路也有规定的表述方式。在可综合的Verilog HDL模型中，我们常使用 always块和(posedge elk或(negedge elk的结构 来表述时序逻辑。在always块中，被赋值的信号都必须定义为reg型，这是由时序逻辑电路的特点所决定的对于reg型数据，如果未对它进行赋值，仿真工具会认为它是不定态。为了正确地观 察到仿真结果

5、，在可综合的模块中我们通常定义一个复位信号rst-，当它为低电平时对电路中的寄存器进行复位。三、源代码eounter.v'timeseale 1 ns/100 psmodule eounter(ent,elk,data,rst_,load);output4:0ent ;input 4:0data;inputelk;inputrst_;inputload;reg 4:0ent;always(posedge elk or negedge rst_)if(!rst_)#1.2 ent<=0;elseif(load)cnt<=#3 data; else cnt<=#4 cnt

6、 + 1;endmodulecounter_test.v'timescale 1 ns/1 nsmodule counter_test;wire4:0cnt;reg 4:0data;regrst_;regload;regclk;counter c1(.cnt (cnt),.clk (clk),.data(data),.rst_(rst_),.load(load);initial beginclk=0;forever begin#10 clk=1'b1;#10 clk=1'b0;endendinitialbegin$timeformat(-9,1,"ns&quo

7、t;,9);$monitor("time=%t,data=%h,clk=%b,rst_=%b,load=%b,cnt=%b",$stime,data,clk,rst_,load,cnt);$dumpvars(2,counter_test);endtask expect;input 4:0expects;if(cnt !=expects)begin$display("At time %t cnt is %b and should be %b", $time,cnt,expects);$display("TEST FAILED");$fi

8、nish;endendtaskinitialbegin(negedge clk) rst_,load,data=7'b0_X_XXXXX;(negedge clk)expect(5'h00);rst_,load,data=7'b1_1_11101;(negedge clk)expect(5'h1D); rst_,load,data=7'b1_0_11101;repeat(5)(negedge clk); expect(5'h02);rst_,load,data=7'b1_1_11111;(negedge clk)expect(5'

9、h1F); rst_,load,data=7'b0_X_XXXXX;(negedge clk)expect(5'h00);$display("TEST PASSED"); $finish;end endmodule四、仿真结果与波形五、 思考题该电路中，rst-是同步还是异步清零端？在counter.v的always块中reset没有等时钟，而是直接清零。所以是异步清零端。LAB 3：简单时序逻辑电路的设计一、实验目的 使用预定义的库元件来设计八位寄存器。二、实验原理八位寄存器中，每一位寄存器由一个二选一 MUX 和一个触发器 dffr 组成，当 load=

10、1， 装载数据；当load=0,寄存器保持。对于处理重复的电路，可用数组条用的方式，使电 路描述清晰、简洁。三、源代码clock.v'timescale 1 ns /1 nsmodule clock(clk);reg clk;output clk;initial beginclk=0;forever begin#10 clk=1'b1;#10 clk=1'b0;endendendmodulemux 及 dffr 模块调用代码mux mux7(.out(n17),.sel(load),.b(data7),.a(out7);dffr dffr7 (.q(out7), .d(

11、n17), .clk(clk), .rst_(rst_);mux mux6 (.out(n16), .sel(load), .b(data6), .a(out6);dffr dffr6 (.q(out6), .d(n16), .clk(clk), .rst_(rst_);mux mux5 (.out(n15), .sel(load), .b(data5), .a(out5);dffr dffr5 (.q(out5), .d(n15), .clk(clk), .rst_(rst_);mux mux4 (.out(n14), .sel(load), .b(data4), .a(out4);dffr

12、 dffr4 (.q(out4), .d(n14), .clk(clk), .rst_(rst_) ); mux mux3 (.out(n13), .sel(load), .b(data3), .a(out3) );dffr dffr3 (.q(out3), .d(n13), .clk(clk), .rst_(rst_);mux mux2 (.out(n12), .sel(load), .b(data2), .a(out2);dffr dffr2 (.q(out2), .d(n12), .clk(clk), .rst_(rst_);mux mux1 (.out(n11), .sel(load)

13、, .b(data1), .a(out1);dffr dffr1 (.q(out1), .d(n11), .clk(clk), .rst_(rst_);mux mux0 (.out(n10), .sel(load), .b(data0), .a(out0);dffr dffr0 (.q(out0),.d(n10),.clk(clk),.rst_(rst_);例化寄存器register r1(.data(data),.out(out),.load(load),.clk(clk),.rst_(rst_);例化时钟clock c1(.clk(clk);添加检测信号initialbegin$timef

14、ormat(-9,1,"ns",9);$monitor("time=%t,clk=%b,data=%h,load=%b,out=%h",$stime,clk,data,load,out);$dumpvars(2,register_test);end四、仿真结果与波形LAB 4 :用always块实现较复杂的组合逻辑电路一、实验目的掌握用 always 实现组合逻辑电路的方法；了解assign与always两种组合逻辑电路实现方法之间的区别。二、实验原理仅使用assign结构来实现组合逻辑电路，在设计中会发现很多地方显得冗长且效率低下。适当地使用 alwa

15、ys来设计组合逻辑，会更具实效。本实验描述的是一个简单的 ALU 指令译码电路的设计示例。 它通过对指令的判断， 对输入数据执行相应的操作，包括加、减、 或和传数据，并且无论是指令作用的数据还 是指令本身发生变化，结果都要做出及时的反应。示例中使用了电平敏感的 always块，电平敏感的触发条件是指在 后括号内电平列 表的任何一个电平发生变化就能触发 always块的动作，并且运用了 case结构来进行分 支判断。在always中适当运用default (在case结构中)和else (子ifels结构中)，通常 可以综合为纯组合逻辑，尽管被赋值的变量一定要定义为reg 型。如果不使用 def

16、ault或else对缺省项进行说明，易产生意想不到的锁存器。三、源代码电路描述 always(opcode or data or accum) beginif(accum=8'b00000000)#1.2 zero=1;else#1.2 zero=0; case(opcode) PASS0: #3.5 out =accum; PASS1: #3.5 out =accum;ADD: #3.5 out = data + accum;AND: #3.5 out =data&accum;XOR: #3.5 out =dataAaccum;PASSD: #3.5 out=data;PAS

17、S6:#3.5 out=accum;PASS7:#3.5 out=accum; default:#3.5 out=8'bx;endcaseend四、仿真结果与波形LAB 5 ：存储器电路的设计一、实验目的 设计和测试存储器电路。二、实验原理本实验中，设计一个模块名为 mem 的存储器仿真模型，该存储器具有双线数据总线及 异步处理功能。由于数据是双向的，所以要注意，对 memory 的读写在时序上要错开。三、源代码自行添加的代码assign data= (read)?memoryaddr:8'hZ;always (posedge write)beginmemoryaddr<

18、=data7:0;end四、仿真结果与波形LAB 6：设计时序逻辑时采用阻塞赋值与非阻塞赋值的区别一、实验目的 明确掌握阻塞赋值与非阻塞赋值的概念和区别； 了解阻塞赋值的使用情况。二、实验原理在always块中，阻塞赋值可以理解为赋值语句是顺序执行的，而非阻塞赋值可以理解为并发执行的。 实际时序逻辑设计中， 一般情况下非阻塞赋值语句被更多的使用， 有时为 了在同一周期实现相互关联的操作，也使用阻塞赋值语句。源代码blocking.v'timescale 1 ns/ 100 psmodule blocking(clk,a,b,c);output3:0b,c;input 3:0a;inpu

19、t clk;reg 3:0b,c;always(posedge clk)beginb =a;c =b;$display("Blocking: a=%d,b=%d,c=%d.",a,b,c);endendmodulenon_blocking.v'timescale 1 ns/ 100 psmodule non_blocking(clk,a,b,c);output3:0 b,c;input3:0 a;input clk;reg 3:0b,c;always (posedge clk)beginb<=a;c<=b;$display("Non_block

20、ing:a=%d,b=%d,c=%d",a,b,c);endendmodulecompareTop.v'timescale 1 ns/ 100 psmodule compareTop;wire 3:0 b1,c1,b2,c2;reg3:0a;reg clk;initialbeginclk=0;forever #50 clk=clk;endinitial$dumpvars (2,compareTop);initialbegina=4'h3;$display("");# 100 a =4'h7;$display("");#

21、100 a =4'hf;$display("");# 100 a =4'ha;$display("");# 100 a =4'h2;$display("");# 100 $display("");$finish;endnon_blocking nonblocking(clk,a,b2,c2); blocking blocking(clk,a,b1,c1);endmodule四、 仿真结果与波形LAB 7：利用有限状态机进行复杂时序逻辑的设计一、实验目的掌握利用有限状态机(FSM)实现复杂时序

22、逻辑的方法。二、实验原理控制器是 CPU 的控制核心，用于产生一系列的控制信号，启动或停止某些部件。CPU何时进行读指令，何时进行 RAM 和 I/O 端口的读写操作等，都由控制器来控制。三、源代码 补充代码 nexstate<=state+1'h01;case(state)1:begin sel=1;rd=0;ld_ir=0;inc_pc=0;halt=0;ld_pc=0;data_e=0;ld_ac=0;wr=0;end2:begin sel=1;rd=1;ld_ir=0;inc_pc=0;halt=0;ld_pc=0;data_e=0;ld_ac=0;wr=0;end3:b

23、egin sel=1;rd=1;ld_ir=1;inc_pc=0;halt=0;ld_pc=0;data_e=0;ld_ac=0;wr=0;end4:begin sel=1;rd=1;ld_ir=1;inc_pc=0;halt=0;ld_pc=0;data_e=0;ld_ac=0;wr=0;end 5:begin sel=0;rd=0;ld_ir=0;inc_pc=1;ld_pc=0;data_e=0;ld_ac=0;wr=0;if(opcode='HLT)halt=1;end6:begin sel=0;rd=alu_op;ld_ir=0;inc_pc=0;halt=0;ld_pc=0

24、;data_e=0;ld_ac=0;wr=0;end 7:begin sel=0;rd=alu_op;ld_ir=0;halt=0;data_e=!alu_op;ld_ac=0;wr=0;if(opcode='SKZ) inc_pc<=zero;if(opcode='JMP)ld_pc=1;end0:beginsel=0;rd=alu_op;ld_ir=0;halt=0;data_e=!alu_op;ld_ac=alu_op;i nc_pc=(opcode='SKZ )& zero |(opcode='JMP);if(opcode='JMP

25、)ld_pc=1;if(opcode='STO)wr=1;end/default:beginsel=1'bZ;rd=1'bZ;ld_ir=1'bZ;inc_pc=1'bZ;halt=1'bZ;ld_pc=1'bZ;data_e=1'bZ;ld_ac=1'bZ;wr =1'bZ;endendcaseendcontrol_test.v/* TEST BENCH FOR CONTROLLER */'timescale 1 ns / 1 nsmodule control_test ;reg 8:0 response

26、 0:127;reg 3:0 stimulus 0:15;reg 2:0 opcode;regclk;regrst_;regzero;integer i,j;reg(3*8):1 mnemonic;/ Instantiate controllercontrol c1(rd ,wr ,ld_ir ,ld_ac,ld_pc,inc_pc ,halt ,data_e ,sel ,opcode ,zero ,clk ,rst_);/ Define clockinitial begin clk = 1 ; forever begin#10 clk = 0 ;#10 clk = 1 ; end end/

27、Generate mnemonic for debugging purposes always ( opcode )begin case ( opcode )3'h0: mnemonic= "HLT"3'h1: mnemonic= "SKZ"3'h2: mnemonic= "ADD"3'h3: mnemonic= "AND"3'h4: mnemonic= "XOR"3'h5: mnemonic= "LDA"3'h6: m

28、nemonic= "STO"3'h7: mnemonic= "JMP"default :mnemonic ="?" ;Jendcaseend/ Monitor signalsinitialbegin$timeformat ( -9, 1, " ns", 9 ) ;$display ( " timerd wr ld_ir ld_ac ld_pc inc_pc halt data_e sel opcode zerostate" ) ;$display ( " - - - "

29、; ) ;/$shm_open ( "waves.shm" ) ;/$shm_probe ( "A" ) ;/$shm_probe ( c1.state ) ;end/ Apply stimulusinitialbegin$readmemb ( "stimulus.pat", stimulus ) ;rst_=1; ( negedge clk ) rst_ = 0 ; ( negedge clk ) rst_ = 1 ;for ( i=0; i<=15; i=i+1 ) ( posedge ld_ir ) ( negedge c

30、lk ) opcode, zero = stimulusi ;end/ Check responseinitialbegin$readmemb ( "response.pat", response ) ; ( posedge rst_ )for ( j=0; j<=127; j=j+1 ) ( negedge clk )begin$display("%t %b %b %b %b %b %b %b %b %b % b %b %b",$time,rd,wr,ld_ir,ld_ac,ld_pc,inc_pc,halt,data_e,sel,opcode,

31、zero,c1.state ) ;if ( rd,wr,ld_ir,ld_ac,ld_pc,inc_pc,halt,data_e,sel != responsej )begin : blkreg 8:0 r;r = responsej;$display ( "ERROR - response should be:" ) ;$display( "%t %b %b %b %b %b %b %b %b %b", $time,r8,r7,r6,r5,r4,r3,r2,r1,r0 ) ;$display ( "TEST FAILED" ) ;$

32、stop;$finish ;endend$display ( "TEST PASSED" ) ;$stop;$finish ;endendmodule四、仿真结果与波形LAB &通过模块间的调用实现自顶向下 CPU的是设计一、实验目的 学习和使用层次化、结构化设计方法。二、实验原理Verilog HDL 中，上层模块引用下层模块与 C 语言中程序调用有些类似，被引用的子模 块在综合时作为其父模块的一部分被综合， 形成相应的电路结构。 在进行模块实例引用时，必须注意的是模块之间对应的端口， 即子模块端口与父模块的内部信号必须是 对应。源代码CPUtest1.datas

33、sembly code/opcode_operand / addr/ / 00 111_11110/00BEGIN:JMP TST_JMP000_00000/01HLT/JMP did not work at all000_00000/02HLT/JMP did not load PC, itskipped101_11010/03JMP_OK:LDA DATA_1001_00000/04SKZ000_00000/05HLT/SKZ or LDA did not work101_11011/06LDA DATA_2001_00000/07SKZ111_01010/08JMP SKZ_OK000_

34、00000/09HLT/SKZ or LDA did not work110_11100/0ASKZ_OK:STO TEMP/store non-zero value inTEMP101_11010/0BLDA DATA_1110_11100/0CSTO TEMP/store zero value in TEMP101_11100/0DLDA TEMP001_00000/0ESKZ/check to see if STOworked000_00000/0FHLT/STO did not work100_11011/10XOR DATA_2001_00000/11SKZ/check to see

35、 if XORworked111_10100/12JMP XOR_OK000_00000/13HLT/XOR did not work at all100_11011/14XOR_OK:XOR DATA_2001_00000/15SKZ000_00000/16HLT/XOR did not switch all bits000_00000/17END:HLT/CONGRATULATIONS -TEST1 PASSED!111_00000/18JMP BEGIN/run test again1A 00000000/1ADATA_1:/constant 00(hex)1E 111_00011/1E

36、TST_JMP: JMP JMP_OK000_00000 /1FHLT/JMP is brokenCPUtest2.dat/opcode_operand/ addrassembly code/ / -00 101_11011/00BEGIN:LDA DATA_2011_11100/01AND DATA_3100_11011/02XOR DATA_2001_00000/03SKZ000_00000/04HLT/AND doesn't work010_11010/05ADD DATA_1001_00000/06SKZ111_01001/07JMP ADD_OK000_00000/08HLT

37、/ADD doesn't work100_11100/09XOR DATA_3010_11010/0AADD DATA_1/FF plus 1 makes -1110_11101/0BSTO TEMP101_11010/0CLDA DATA_1010_11101/0DADD TEMP/-1 plus 1 should makezero001_00000/0ESKZ000_00000/0FHLT/ADD Doesn't work000_00000/10END:HLT/CONGRATULATIONS -TEST2 PASSED!111_00000/11JMP BEGIN/run t

38、est again1A 00000001/1ADATA_1/constant 1(hex)00000000/1DTEMP:CPUtest3.dat/opcode_operand/ addrassembly code/ / -111_00011/00JMP LOOP/jump to the address ofLOOP03 101_11011/03LOOP:LDA FN2/load value in FN2 intoaccum110_11100/04STO TEMP/store accumulator in TEMP010_11010/05ADD FN1/add value in FN1 toa

39、ccumulator110_11011/06STO FN2/store result in FN2101_11100/07LDA TEMP /load TEMP into theaccumulator110_11010/08STO FN1/store accumulator in FN1100_11101/09XOR LIMIT/compare accumulator toLIMIT001_00000/0ASKZ/if accum = 0, skip to DONE111_00011/0BJMP LOOP/jump to address of LOOP000_00000/0CDONE:HLT/

40、end of program101_11111/0DAGAIN:LDA ONE110_11010/0ESTO FN1101_11110/0FLDA ZERO110_11011/10STO FN2111_00011/11JMP LOOP/jump to address of LOOP1A 0000000100000000/1BFN2:00000000/1CTEMP:/ 1A FN1:/variable - stores 1st Fib. No./variable - stores 2nd Fib. No./temporary variable00000000/1EZERO:/con sta nt

41、 000000001/1FONE:/con sta nt 1CPUtest4.dat 自己编写的CPUtest,实现乘法器opcode_opera nd/addrassembly code/03 111_00100/03JMP LOOP/jump to the addressof LOOP10111011/04LOOP: LDA DATA2A=5ucli call;runRUNNING THE ADVAN匚ED DIAGOSTIC TEST00 LDA5 bb00OLAND37c9102X0R斗9t)0203SKZ12093帖ADD25且0506SKZ1260607JMP10709X0R49c

42、0903ADD25a9aSbSTOBddSbBeLIDA5ba9cedADD25d9deeSKZ1269e10HLT31GHALTEDAT PC10THIS TEST SHOULD HALT WITH PC 二 10 FC INSTR OF DATA ADR010_11010/05ADD DATA1/A=5+5=10110_11011/06STO DATA2/DATA2=10101_11101/07LDA TIME/A=TIME011_11111/08AND TIME/A =TIME010_11100/O9ADD TEMP/A=TIME+1110_11101/0ASTO TIME/TIME=TIME+1100_11110/0BXOR LIMIT/compare accumulator toLIMIT001_00000/0CSKZ/if accum = 0, skip to DONE111_00100/0DJMP LOOP/jump to address of LOOP000_00000/0E