第5章VHDL语言基础（续）

1、第第5章章 VHDL语言基础（续）语言基础（续）5.3.6 元件例化语句及元件元件例化语句及元件n元件（元件（component）是一个已经设计完成）是一个已经设计完成的完整的的完整的VHDL模块模块, ,可以被其他设计调用。可以被其他设计调用。n元件例化（元件例化（component instantiation）指元）指元件的调用。件的调用。n调用元件之前，要进行元件声明。元件声调用元件之前，要进行元件声明。元件声明是对元件的说明，可放在程序包中，也明是对元件的说明，可放在程序包中，也可放在某个结构体中。有了元件声明，元可放在某个结构体中。有了元件声明，元件才可以被调用。件才可以被调用。n元

2、件例化分三步：元件例化分三步：l 元件产生元件产生l 元件声明元件声明l 元件调用元件调用编写一个异或门程序，把它作为元件编写一个异或门程序，把它作为元件LIBRARY IEEE ;USE ieee.std_logic_1164.all; ENTITY xorgate4 ISPORT ( IN1, IN2: IN std_logic_vector(3 downto 0); OUT1 : OUT std_logic_vector(3 downto 0) );END xorgate4;ARCHITECTURE xorb4 OF xorgate4 ISBEGIN OUT1 c, IN2=d, OUT

3、1=f );END structure_1; 元件声明元件声明 COMPONENT 元件名元件名 GENERIC （参数列表）；（参数列表）； PORT （端口列表）；（端口列表）； END COMPONENT; COMPONENT xorgate4 -元件声明元件声明 PORT ( IN1,IN2: IN std_logic_vector(3 downto 0); OUT1 : OUT std_logic_vector(3 downto 0);END COMPONENT;元件例化的语法格式元件例化的语法格式例化名：元件名例化名：元件名 GENERIC MAP （关联参数列表）（关联参数列表）

4、 PORT MAP（端口名端口名=表达式表达式， 端口名端口名=表达式表达式）；）； u1: xorgate4 PORT MAP ( a,b,e) ; -位置关联位置关联 u2: xorgate4 PORT MAP ( IN1=c, IN2=d, OUT1=f ) ; - 名称关联名称关联当前设计的端口仍然可以使用当前设计的端口仍然可以使用IN1、IN2、OUT1这几个标识符。这几个标识符。LIBRARY IEEE; USE ieee.std_logic_1164.all; ENTITY example ISPORT ( IN1, IN2, IN3, IN4: IN std_logic_vec

5、tor(3 downto 0); OUT1，OUT2: OUT std_logic_vector(3 downto 0) );END example; 元件例化语句可以写成：元件例化语句可以写成：ARCHITECTURE structure_1 OF example IS COMPONENT xorgate4 -元件声明元件声明 PORT ( IN1,IN2: IN std_logic_vector(3 downto 0); OUT1 : OUT std_logic_vector(3 downto 0); END COMPONENT;BEGIN u1: xorgate4 PORT MAP( I

6、N1,IN2,OUT1); u2: xorgate4 PORT MAP(IN1=IN3, IN2=IN4, OUT1=OUT2 );END structure_1; 假设已有两个元件，一个是模为假设已有两个元件，一个是模为1010的计的计数器数器cntm10cntm10，另一个是七段译码器，另一个是七段译码器decode47decode47，现在有一个设计现在有一个设计cntvh10cntvh10要调用这两个元件。要调用这两个元件。 cntvh10的的VHDL描述描述 LIBRARY IEEE; USE ieee.std_logic_1164. all; ENTITY cntvh10 IS P

7、ORT ( rd, ci1, clk1 : IN std_logic; co1 : OUT std_logic; qout : OUT std_logic_vector(6 downto 0) );END cntvh10; ARCHITECTUREARCHITECTURE arch arch OFOF cntvh10 cntvh10 ISIS COMPONENTCOMPONENT decode47 decode47 PORTPORT ( adr: ( adr: ININ std_logic_vectorstd_logic_vector( (3 3 downto downto 0 0);); d

8、ecodeout: decodeout: OUTOUT std_logic_vectorstd_logic_vector( (6 6 downto downto 0 0) ) ); );END COMPONENTEND COMPONENT; ; COMPONENTCOMPONENT cntm10 cntm10 PORTPORT ( ci: ( ci: ININ std_logicstd_logic; ; nreset: nreset: ININ std_logicstd_logic; ; clk: clk: ININ std_logicstd_logic; ; co: co: OUTOUT s

9、td_logicstd_logic; ; qcnt: qcnt: BUFFERBUFFER std_logic_vectorstd_logic_vector( (3 3 downto downto 0 0) ) ); );END COMPONENTEND COMPONENT; ; SIGNALSIGNAL qa : qa : std_logic_vectorstd_logic_vector( (3 3 downtodownto 0 0););BEGINBEGIN u1: cntm10 u1: cntm10 PORT MAPPORT MAP (ci1,rd,clk1,co1,qa ); (ci1

10、,rd,clk1,co1,qa ); u2: decode47 u2: decode47 PORT MAPPORT MAP (decodeout=qout, adr=qa); (decodeout=qout, adr=qa);ENDEND arch; arch; 111参数化元件参数化元件n参数化元件是指元件的特性或规模可以参数化元件是指元件的特性或规模可以通过参数来指定的一类元件。通过参数来指定的一类元件。n以以一个位数可变的计数器一个位数可变的计数器为例。为例。 编写一个带参数的计数器作为元件编写一个带参数的计数器作为元件LIBRARY IEEELIBRARY IEEE; ; USEUSE

11、 IEEE. IEEE.std_logic_1164std_logic_1164.all;.all;USEUSE IEEE. IEEE.std_logic_unsignedstd_logic_unsigned.all;.all; ENTITYENTITY cntnbits cntnbits ISIS GENERICGENERIC ( cntwidth: ( cntwidth: INTEGERINTEGER:= := 4 4););PORTPORT ( ci : ( ci : ININ std_logicstd_logic; ; nreset : nreset : ININ std_logics

12、td_logic; ; clk : clk : ININ std_logicstd_logic; ; co : co : OUTOUT std_logicstd_logic; ; qcnt : qcnt : BUFFERBUFFER std_logic_vectorstd_logic_vector(cntwidth-1 (cntwidth-1 downtodownto 0) 0) ); );ENDEND cntnbits; cntnbits; ARCHITECTUREARCHITECTURE behave behave OFOF cntnbits cntnbits ISIS CONSTANTC

13、ONSTANT allis1: allis1: std_logic_vectorstd_logic_vector(cntwidth-1 (cntwidth-1 downtodownto 0 0):=():=(othersothers=1 1);); BEGINBEGIN co= co=1 1 WHENWHEN (qcnt=allis1 and ci= (qcnt=allis1 and ci=1 1) ) ELSEELSE 0 0; ; PROCESSPROCESS(clk, nreset) -(clk, nreset) -进程进程 BEGINBEGIN IFIF(nreset=(nreset=

14、0 0) ) THENTHEN qcnt=( qcnt =0 0);); ELSIFELSIF(clk(clkEVENTEVENT ANDAND clk= clk=1 1) ) THENTHENIF IF (ci=(ci=1 1) ) THENTHEN qcnt=qcnt+ qcnt表达式表达式， 端口名端口名=表达式表达式）；）；5.3.7 GENERATE语句（生成语句）语句（生成语句）n用来产生一个并发语句块的多个副本；用来产生一个并发语句块的多个副本；n适用于高重复性的电路设计。适用于高重复性的电路设计。 D NQ Q CLK_S NQ Q NQ Q NQ Q GENERATE语句格式

15、语句格式标号：标号：IF 条件条件 GENERATE -并发语句块；并发语句块； END GENERATE 标号标号；标号：标号：FOR 参数变量参数变量 IN 范围范围 GENERATE -并发语句块；并发语句块； END GENERATE 标号标号； 例：已设计完成一个例：已设计完成一个D触发器触发器d_ff，将它，将它作为一个元件，设计完成一个作为一个元件，设计完成一个4位二进制位二进制计数器。计数器。 D NQ Q CLK_S d_ffENTITY d_ff ISPORT ( D, CLK_S : IN std_logic; Q, NQ : OUT std_logic );END d_

16、ff ; D NQ Q NQ Q NQ Q NQ Q Q0 Q1 Q2 Q3 IN_1 forgen CLK_S LIBRARY IEEE; USE IEEE.std_logic_1164.all; ENTITY forgen ISPORT ( Q : OUT std_logic_vector(0 to 3); IN_1 : IN std_logic );END forgen; ARCHITECTURE BEH OF forgen IS COMPONENT d_ff PORT ( D, CLK_S : IN std_logic; Q, NQ : OUT std_logic); END COMP

17、ONENT; SIGNAL S : std_logic_vector ( 0 to 4 );BEGIN S(0) = IN_1; dff1: d_ff PORT MAP ( S(1), S(0), Q(0), S(1) ); dff2: d_ff PORT MAP ( S(2), S(1), Q(1), S(2) ); dff3: d_ff PORT MAP ( S(3), S(2), Q(2), S(3) ); dff4: d_ff PORT MAP ( S(4), S(3), Q(3), S(4) );END BEH; D NQ Q S(0) NQ Q NQ Q NQ Q Q0 Q1 Q2

18、 Q3 IN_1 S(1) S(2) S(3) S(4) D CLK_S Q NQ dff1: d_ff PORT MAP ( S(1), S(0), Q(0), S(1) ); dff2: d_ff PORT MAP ( S(2), S(1), Q(1), S(2) ); dff3: d_ff PORT MAP ( S(3), S(2), Q(2), S(3) ); dff4: d_ff PORT MAP ( S(4), S(3), Q(3), S(4) );CLK_S用用GENERATE语句改写语句改写ARCHITECTURE BEH OF forgen IS COMPONENT d_ff

19、 PORT ( D, CLK_S : IN std_logic; Q, NQ : OUT std_logic); END COMPONENT; SIGNAL S : std_logic_vector ( 0 to 4 );BEGIN S(0) = IN_1; G_1: FOR I IN 0 to 3 GENERATE D_Flip_Flop: d_ff PORT MAP ( S(I+1), S(I), Q(I), S(I+1) ); END GENERATE;END BEH; FOR-GENERATE语句设计规则体；语句设计规则体； IF-GENERATE语句设计不规则体，语句设计不规则体，如

20、电路的输入、输出。如电路的输入、输出。ARCHITECTURE STRUCT OF ifgen IS BEGIN tmp = “11”; jk_ff_0 : jk_ff PORT MAP ( tmp(0), tmp(1), IN_1, S(0) ); Gen_1 : FOR I IN 1 to 3 GENERATE Gen_2 : IF I = 1 or I = 2 GENERATE jk_ff_I : jk_ff port map (S(I-1),S(I-1), IN_1, L(I-1); NAND_I : NAND_GATE port map (S(I-1),L(I-1), S(I); Q

21、(I) = L(I-1); END GENERATE; Gen_3 : IF I = 3 GENERATE jk_ff_3 : jk_ff PORT MAP (S(I-1), S(I-1), IN_1, Q(I) ); END GENERATE; END GENERATE; Q(0) = S(0);END STRUCT;5.4 配置和属性配置和属性5.4.1 配置配置n一个实体可以用多个结构体来描述一个实体可以用多个结构体来描述 ；n综合时，由配置语句来决定选择哪一个综合时，由配置语句来决定选择哪一个结构体；结构体；n可以利用配置来选择不同的结构体进行可以利用配置来选择不同的结构体进行性能对比

22、，以得到性能最佳的结构体。性能对比，以得到性能最佳的结构体。例：例：一个两位相等比较器如图所示：一个两位相等比较器如图所示： 若若a=b, 则则equ=1；否则，；否则，equ=0VHDL语言描述语言描述LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.all; ENTITY equ2 IS PORT( a, b : IN std_logic_vector(1 downto 0); equ : OUT std_logic );END equ2; 结构体一：用元件例化来实现结构体一：用元件例化来实现ARCHITECTUREARCHITECTURE netlist net

23、list OFOF equ2 equ2 ISISCOMPONENTCOMPONENT nor2 nor2 PORTPORT ( a, b: ( a, b: ININ std_logicstd_logic; ; c : c : OUTOUT std_logicstd_logic ); );END COMPONENTEND COMPONENT; ; COMPONENTCOMPONENT xor2 xor2 PORTPORT ( a, b: ( a, b: ININ std_logicstd_logic; ; c: c: OUTOUT std_logicstd_logic ); );END COMP

24、ONENTEND COMPONENT; ; SIGNALSIGNAL x : x : std_logic_vectorstd_logic_vector( (1 1 downto downto 0 0););BEGINBEGIN U1: xor2 U1: xor2 portport mapmap(a(0), b(0), x(0);(a(0), b(0), x(0); U2: xor2 U2: xor2 portport mapmap(a(1), b(1), x(1);(a(1), b(1), x(1); U3: nor2 U3: nor2 portport mapmap(x(0), x(1),

25、equ );(x(0), x(1), equ );ENDEND netlist; netlist;结构体二：用布尔方程来实现结构体二：用布尔方程来实现ARCHITECTURE equation OF equ2 IS BEGIN Equ = (a(0) XOR b(0) NOR (a(1) XOR b(1);END equation; 结构体三：用行为描述来实现，采用并发语结构体三：用行为描述来实现，采用并发语句句ARCHITECTURE con_behave OF equ2 IS BEGIN equ=1 WHEN a=b ELSE 0;END con_behave; 结构体四：用行为描述来实现

26、，采用顺序语句结构体四：用行为描述来实现，采用顺序语句ARCHITECTURE seq_behave OF equ2 IS BEGIN PROCESS (a, b) BEGIN IF （a=b） THEN equ=1; ELSE equ=0; END IF; END PROCESS;END seq_behave; 综合时选用哪一个结构体，由配置语句说明综合时选用哪一个结构体，由配置语句说明 配置语句的语法配置语句的语法CONFIGURATION 配置名配置名 OF 实体名实体名 IS FOR 选配的结构体名选配的结构体名 END FOR;END CONFIGURATION 配置名配置名；上例中

27、若选择结构体一，则配置语句为：上例中若选择结构体一，则配置语句为：CONFIGURATION aequb OF equ2 IS FOR netlist END FOR;END aequb; 5.4.2 属性及时钟表示属性及时钟表示n属性指的是关于实体、结构体、类型、信号、属性指的是关于实体、结构体、类型、信号、变量、常量的一些特征。变量、常量的一些特征。VHDL对这些对象预对这些对象预定义了属性，可以用属性描述语句访问：定义了属性，可以用属性描述语句访问： 测试对象测试对象属性标识符属性标识符n有些属性对综合非常有用，如：有些属性对综合非常有用，如： 值类属性值类属性 信号类属性信号类属性 范

28、围类属性范围类属性 一、值类属性一、值类属性nLEFT 表示类型最左边的值表示类型最左边的值nRIGHT 表示类型最右边的值表示类型最右边的值nLOW 表示类型中最小的值表示类型中最小的值nHIGH 表示类型中最大的值表示类型中最大的值nLENGTH 表示限定型数组中元素的个数表示限定型数组中元素的个数 sdown : IN STD_LOGIC_VECTOR( 8 DOWNTO 0); sup : IN STD_LOGIC_VECTOR( 0 TO 8);则：则：sdownLEFT=8; sdownRIGHT=0; sdownLOW=0; sdownHIGH=8; sdownLENGTH=9;

29、 supLEFT=0; supRIGHT=8; supLOW=0; supHIGH=8; supLENGTH=9; 例：例：FOR I IN suplow TO suphigh LOOP END LOOP;二、信号类属性二、信号类属性n信号类属性信号类属性eventevent，它的值为布尔型。，它的值为布尔型。n如果正好有事件发生在该属性所附着的信号上（即信如果正好有事件发生在该属性所附着的信号上（即信号有变化），则其取值为号有变化），则其取值为truetrue，否则为，否则为falsefalse。 signal clk : in std_logic;signal clk : in std_l

30、ogic; clk=clk=1 1 and clk and clkevent event 和和clkclkevent and clk=event and clk=1 1表表示时钟的上升沿，即时钟变化了，且其值为示时钟的上升沿，即时钟变化了，且其值为1 1。 clk=clk=0 0 and clk and clkevent event 和和clkclkevent and clk=event and clk=0 0表示时钟的下降沿，即时钟变化了，且其值为表示时钟的下降沿，即时钟变化了，且其值为0 0。三、范围类属性三、范围类属性nrange属性生成一个限制性数据对象的范围。属性生成一个限制性数据对

31、象的范围。Signal data_bus : std_logic_vector(15 downto 0);则则 data_busrange=15 downto 0;5.5.1 组合电路设计组合电路设计n组合电路是指数字电路在任一时刻的输组合电路是指数字电路在任一时刻的输出仅取决于该时刻的输入。出仅取决于该时刻的输入。n简单门电路、编码器、解码器、多路开简单门电路、编码器、解码器、多路开关、比较器、加法器、乘法器和校验电关、比较器、加法器、乘法器和校验电路等。路等。5.5 VHDL数字电路设计数字电路设计组合逻辑电路设计组合逻辑电路设计n并发信号代入语句；并发信号代入语句； 一般并发信号代入语句

32、；一般并发信号代入语句； 条件信号代入语句（条件信号代入语句（WHEN-ELSE）；）； 选择信号代入语句（选择信号代入语句（WITH-SELECT-WHEN）nPROCESS语句（只描述组合逻辑的行为，语句（只描述组合逻辑的行为，不依赖于任何时钟。）不依赖于任何时钟。）二输入异或门二输入异或门LIBRARY IEEE;USE IEEE.std_logic_1164.all;ENTITY MyXor ISPORT (A, B : IN std_logic; Y : OUT std_logic);END MyXor;ARCHITECTURE arch_MX OF MyXor2 ISBEGIN Y

33、 Y Y Y Y Y= X; END CASE; END PROCESS;END arch_MX2;不同的方法，不同的方法，相同的功能相同的功能并发语句并发语句PROCESS语句语句5.5.2 时序电路设计时序电路设计n 时序电路是指数字电路在任一时刻的输出不时序电路是指数字电路在任一时刻的输出不仅取决于该时刻的输入，还取决于先前时刻仅取决于该时刻的输入，还取决于先前时刻的状态。的状态。n 时序电路的驱动信号是时钟信号。时序电路的驱动信号是时钟信号。n 触发器、寄存器、计数器、分频器倍频器等。触发器、寄存器、计数器、分频器倍频器等。n时序电路设计用时序电路设计用PROCESS语句（带语句（带C

34、LOCK信号）。信号）。时钟信号和复位信号时钟信号和复位信号PROCESS(时钟信号时钟信号)BEGINIF(时钟触发条件时钟触发条件) THEN -电路描述；电路描述；END IF;END PROCESS;时钟信号时钟信号PROCESSBEGIN WAIT UNTIL(触发条件触发条件)； -电路描述；电路描述；END PROCESS;n时钟信号表示时钟信号表示 上升沿上升沿: clkevent and clk=1 rising_edge(clk) 下降沿下降沿: clkevent and clk=0 falling_edge(clk)复位信号复位信号同步同步复位复位PROCESS(时钟信号

35、，复位信号时钟信号，复位信号)BEGIN IF(时钟触发条件时钟触发条件) THEN IF(复位信号判断复位信号判断) THEN 复位电路；复位电路； ELSE 工作电路；工作电路； END IF； END IF;END PROCESS;异步异步复位复位PROCESS(时钟信号，复位信号时钟信号，复位信号)BEGIN IF(复位信号判断复位信号判断) THEN 复位电路；复位电路； ELSIF (时钟触发条件时钟触发条件) THEN 工作电路；工作电路； END IF；END PROCESS;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY tes

36、t1 ISPORT (clk, d , reset : IN BIT; q : OUT BIT);END test1;ARCHITECTURE test1_body OF test1 ISBEGIN PROCESS (clk, reset) BEGIN IF (reset = 1) THEN q = 0; ELSIF (clkevent and clk = 1) THEN q = d; END IF; END PROCESS;END test1_body;例例1异步异步复位复位LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY test2 ISPOR

37、T (clk, d , reset : IN BIT; q : OUT BIT);END test2;ARCHITECTURE test2_body OF test2 ISBEGIN PROCESS (clk, reset) BEGIN IF (clkevent and clk = 1) THEN IF (reset = 1) THEN q = 0; ELSE q = d; END IF; END IF; END PROCESS;END test2_body;例例2同步同步复位复位异步异步复位复位同步同步复位复位 设计为纯组合设计为纯组合逻辑电路？逻辑电路？ N 并发语句或并发语句或 PROC

38、ESSPROCESS 语句语句 开始开始 设计为纯时序设计为纯时序逻辑电路？逻辑电路？ Y 并发语句并发语句 + + PROCESSPROCESS 语句语句 PROCESSPROCESS 语句语句 N Y 5.5.3 有限状态机有限状态机n有限状态机（有限状态机（FSM）是数字系统设计）是数字系统设计中常用的控制单元中常用的控制单元，任何时序模型都任何时序模型都可算作一个状态机；可算作一个状态机；n具有高效、高速、稳定、易于优化等具有高效、高速、稳定、易于优化等优点；优点；n从信号输出方式上分为：从信号输出方式上分为：Moore型状型状态机和态机和Mealy型状态机。型状态机。nMoore型状

39、态机：输出只与状态机型状态机：输出只与状态机当前的状态（现态）有关。当前的状态（现态）有关。nMealy型状态机：输出取决于状态机型状态机：输出取决于状态机当前的状态（现态）和当前的输入。当前的状态（现态）和当前的输入。有限状态机举例有限状态机举例设计一个模设计一个模4 4计数器计数器LIBRARY IEEE;USE ieee.std_logic_1164.all;USE ieee.std_logic_unsiged.all;ENTITY counter4 ISPORT( clk: IN Std_logic; reset: IN Std_logic; flag0: OUT Std_logic;

40、 qout: OUT Std_logic_vector(1 downto 0) );END counter4;ARCHITECTURE behave OF counter4 ISSIGNAL tmp: std_logic_vector(1 downto 0);BEGIN qout = tmp;PROCESS(clk, reset)BEGIN IF (reset=0) THEN tmp=“00”; flag0 = 0; ELSIF (clkEVENT AND clk=1) THEN; IF (tmp= “11” ) THEN tmp = “00”; flag = 1; ELSE tmp = tm

41、p + 1; flag = 0; END IF; END IF; END PROCESS;END behave; 有限状态机描述（一）有限状态机描述（一）ARCHITECTURE arch_FSM1 OF counter4 IS TYPE states IS (s0, s1, s2, s3); SIGNAL current_st, next_st: states;BEGINP1: PROCESS(clk, reset) -状态寄存器状态寄存器BEGIN IF (reset=0) THEN current_st = s0; ELSIF (clkEVENT AND clk=1) THEN curr

42、ent_st next_st next_st next_st next_st qout = “00”; flag0 qout = “01”; flag0 qout = “10”; flag0 qout = “11”; flag0 = 1; END CASE; END PROCESS P3; END arch_FSM1;有限状态机描述（二）有限状态机描述（二）ARCHITECTURE arch_FSM OF counter4 ISTYPE states IS (s0, s1, s2, s3);SIGNAL st: states;BEGINP1: PROCESS(clk, reset) -状态寄存

43、器和次态逻辑状态寄存器和次态逻辑BEGIN IF (reset=0) THEN st st st st st qout = “00”; flag0 qout = “01”; flag0 qout = “10”; flag0 qout = “11”; flag0 = 1; END CASE; END PROCESS P2;END arch_FSM;TYPE语句语句nVHDL有一些已经预定义的数据类型，有一些已经预定义的数据类型，如如INTEGER、BIT、STD_LOGIC等，等，也允许用户自定义数据类型；也允许用户自定义数据类型；n用户自定义数据类型用用户自定义数据类型用TYPE语句（类语句（

44、类型定义语句）和型定义语句）和SUBTYPE语句（子类语句（子类型定义语句）。型定义语句）。TYPE语句定义格式语句定义格式TYPE 数据类型名数据类型名 IS 数据类型定义表述数据类型定义表述例如：例如：TYPE BOOLEAN IS (FALSE, TRUE);TYPE week IS ( sun, mon, tue, wed, thu, fri, sat);TYPE my_logic IS (1, Z, U, 0);SIGNAL s1: my_logic;s1 = Z;SUBTYPE语句语句SUBTYPE语句只是在基本数据类型上做语句只是在基本数据类型上做一些约束，并没有定义新的数据类型；一些约束，并没有定义新的数据类型；例如：例如：SUBTYPE digits IS INTEGER RANGE 0 to 9