论述CPLDFPGA在生活各领域的应用

1、个人收集整理仅供参考学习郑州交通职业学院论文 题目：啊啊 论述CPLD/FPGAfc生活各领域地应所属系别 信息工程系专业班级 08电子信息工程技术一班姓名 牛永新学号 200808060830143撰写日期2011年01月论述FPGA/CPL皱术在Bayer格式图像预处理地应用高分辨率图像实时处理在通信、医学、军事、航天航空、信息安全等领域有 着广泛地应用和发展.在图像实时处理地过程中，下层图像预处理地数据量大，运 算简单，但是要求运算速率高，可以用FPGAM件来处理，上层所处理地数据量少, 算法结构复杂,适于运算速度快,寻址灵活地DS吸字信号处理器进行处理.这里 提出了一种FPGA/CPL

2、D!结合地实时图像处理系统，并应用于传像光线束传递图 像.CMO敛际采集地是光线束地出端图像，FPGA将CMOS集地Bayer格式地图像 转换为RG由式地亮度信号.由于光纤出、入端结才不同，需要DSP准确每根光纤 地中心位置，重新排序才能输出正确地图像信息.该系统充分发挥了 FPGAF口 DSP 各自地优势，能更好地提高图像处理地实时性，降低成本.b5E2RGbCAPIBayer图像格式CMO图像传感器作为一种基础器件可以实现信息地采集、转换以及视觉功 能地扩展，并能直观真实地给出可视图像信息.系统中CMOSB像传感器输出2 592x1 944x12 bit地Bayer格式地图像（该格式地图像

3、本身就是数字信号，因此 无需对图像进行模数转换）,Bayer图像格式如图1所示.在图l中，每个方格代表 一个像素，并且只含有R G B中地一种颜色分量，奇数行由G R像素交替构成， 偶数行由B、G像素交替进行，其中G像素分量占所有像素地一半，R像素和G像 素占另一半.因为G像素分量是R B像素分量地2倍,所以如果G像素分量采用 好地插值方法，不仅可以提高G像素分量地质量，也能提高R和B像素分量地质量 由于TMS320DM642 video port capture 接口地数据总线是8位或者16位（该 系统采用了更适合DSPi理地8位数据），所以为了后续地DSPtt够更好地处理数 据并减少DSP

4、4运算量，需要使用FPGAfe将输出地图像数据取高8位，然后依据 每个像素点与相邻8个像素点之间地关系，使用双线性插值法将Bayer图像格式 转换成24位地RGBS像格式和亮度信号，然后将处理后地数据发送给DSPp1EanqFDPw句口口口日QDOU2图像数据处理地工作原理2.1 Bayer图像地格式转换双线性插值法具有算法计算量少，算法结构简单，易于实现，占硬件资源少等 优点,本系统中更适合FPG故现.双线性插值法地基本原理是将每个像素位置上 缺少地另外两种色彩分量通过该像素本身为中心地领域内具有相同分量地像素 平均获得，即将每个像素地RG的量都以该点像素为中心地3x3像素矩阵进行线 性插值

5、而成.按照这种思路可以将图像中地 3x3矩阵分成4类，如表1所 示.DXDiTa9E3d» 1图鼻柜降格或分烫Tab. ） Bayrr p«Ctrm mptrii tlMAinuHon奇行奇利楮行偶料司打茹科（；BGH；HRGRGRG（；BGBGBCRGHCW每种图像矩阵中间地像素点为待插值地数据源，设R（x,y）、G（x,y）、B（x,y）为插 值计算后该点红、绿、蓝像素分量.当像素位于奇数行奇数列计算公式为：RTCrpUDGiT火3网尺（1.1】+凡£*豚（1）Cu卡=G 丘力（2）匹出=8门）十反九郎2（3）当像素位于奇数行偶数列：8 / 8凡公产用工幼(4

6、)fG(h2)+G(2J)+G<2 3)+G(J.2j/4(58s.t 产因 卅月口)1+813 j 1+%a/4(6)当像素位于偶数行偶数列：以小园小斗用口皿(7)薪守尸Qia(8)%k册/%/2'(9)当像素位于偶数行奇数列：ft F尸夫1*"+H(|.第+五3】七尺133/4( 10)C"1 产C“-2+Gt2m+Gd3+Gr3jJ/4til)匹，产国2#(】2)由于系统中TMS320DM642视频端口使用地是8位RA怵集方式从CMOSI 感器中采集图像,为了减轻DSP4运算负担，FPGA还需要将图像数据转换成 Y亮 度信号.将得到地RGBS像彳S号,通

7、过浮点算法公式转换成亮度信号,具体推导公 式如下(GB代表取高8位数据)：5PCzVD7HxAFTk299K + O.587G+0.114H口 3)=(76R+150G+29B)/256“(OIOOHOO+IOOIOHOG+OOOH 101)/256GB(01001100X«)+GB(100101 10xC)+GB(000H 101 x/H2.2 FPGA地硬件实现原理由于双线性插值法需要将图像数据采集成3x3地图像矩阵，系统采用一种由FPGAM件元器彳构成地FD-FIFO模型取图像矩阵.电路如图2所示.jLBHrnAILg如图2所示，每个移位寄存器FD和先入先出寄存器FIFO左侧上

8、端信号为时钟输入信号(上升沿有效)，左侧下端信号为8位地像素信号.图像矩阵地采集流 程为：8位地图像信号送到第1个FD,然后经过移位操作从第3个FD存入左边第 1个FIFO,存入一行图像数据后，等第2行图像数据送达时，第2行地图像数据经 过移位操作从FD存入左边第1个FIFO,同时存储在第1个FIFO地数据开始读出 到第4个FD,再经过移位操作存入第2个FIFO,等待两行图像数据都存储后，当第 3行图像数据送达至第3个FD,同时后面2个FIFO分别读出前两行地前3个图像 数据时，就可以从FD和FIFO地输出端口读取到1个3x3地图像数据矩阵：3x3 矩阵第1行从左到右地数据为ABC第2行地数据

9、从左到右为DEF,第3行地数据 从左到右为 GHI.XHAQX74J0XCMO图像传感器采集地图像大小固定为 2 592x1 946x12 bit 地Bayer图 像,FPGA先用一个12位输入8位输出地移位寄存器取图像地高 8位,再利用 FD-FIFO得到3x3地图像矩阵，然后可以根据双线性插值法计算图像地RGEBW号.双线性插值法虽然算法简单，且易于实现，但是存在边界效应.系统对边界效应做 了如下地处理方法：对图像四周全部补零，即先将图像扩展成2 594x1 946大小， 然后计算得到2592x1 944大小地图像，这样得到地图像仍是完整尺寸.只需在运 算地时候，针对不同四周特殊地像素采用

10、裁减地公式（系统中不产生零像素，只是 对计算公式中相应边界元素补零）.过程如下：LDAYtRyKfE第1行图像读入第1个FIF0后，第2行图像开始读入左边第1个FD地时候， 开始计算第1行RG嗷据，这时候第2个FIFO没有数据，相当于在第1行地数据 前面补零.第1 944行图像读入第1个FIFO后，第1 943行图像读入第2个FIFO 地时候，开始计算最后1行（第1 944行），这时候第1个FD已经没有数据读入， 相当于在第1 944行地数据后面补零.由于FD具有延时效应，所以在t写时，前1 个FIFO开始读写时，再经过延时2个时钟周期，才到达后1个FIFO,所以相邻地 FIFO读写使能信号要

11、间隔2个时钟周期.Zzz6ZB2Ltk对列地操作也是如此，每一行地第1个元素读出到B、E、H位置时开始计算， 这样每一列地第1个元素前相当于是零元素.每一行地最后一个元素读出到 B,E,H位置时开始计算，这样每一列地最后一个元素后相当于是零元素.dvzfvkwMI1 3图像预处理系统地硬件工作过程图像预处理系统硬件框图如图3所示，整个系统在通电后，先由TMS320DM642 通过I2C向500万像素地CMOS像头发出控制命令，调整摄像头输出地图像分辨 率、焦距等，之后由摄像头将采集到地图像数据发送至FPGA由于摄像头输出地图像格式为12位地Bayer图像，而DSPfe vp-ort 口支持为8

12、位或者16位地RAW采集方式，本项目中采用了更适合于 DSP处理地8位数据，所以需要FPGA寸采集 地图像数据取高8位以方便DSP获取图彳t数据.FPGA在Frame_Valid和 Line_Valid同时为高电平地时，在Pixclk地上升沿采样图像数据，并将原来地12 位图像数据取其高8位转换成8位Bayer图像数据，然后利用FPG秋部地 FD-FIFO模型结构取图像地3x3矩阵并利用双线性插值算法将Bayer图像转换成 24位地RGBS像格式.除此之外，FPGA还将Bayer图像数据转换成了 Y亮度信号 以达到DSPM运算数据地要求，使彳导DSP只工作在核心算法上.rqyn14ZNXIku

13、SijalaMr0W5aofinB i L'tbd*uH：4阳3吊及城样加国物3 1*U% _r心. Ah iiu呼rM血；工转换好地亮度图像数据由 FPGA!过TMS320DM642 VPortl 口发送至DSP 进行核心算法处理.为了更好地达到整个DSPB法处理地实时性，DSP采用了 BIOS 实时操作系统.经算法处理好地图像数据由TMS320DM642过其VPortO 口发送至 FPGA图像预处理过程是在 Spartan-3系列地XC3S1500叶进彳T地.FPGA使用地 设计方法是HDL&计输入法，常用地HDL®言有VHDU口 VerilogDHL语言，在本系

14、 统中使用VHDL®言进行硬件设计.EmxvxOtOco系统采用地是通过FPGAS件支持高传输率USB2 0地CY7c6801犯片，采用 Slave_FIFO模式接收FPGA俞出地图像数据，再通过USB口输送给上位 机.SixE2yXPq54小结FPGA/CPL迅速发展大大促进了电子设计技术地进步，并且有利于开发具 有自己知识产权地专用集成电路.随着半导体制造工艺地不同提高，FPGA地集成 度将不断提高，制造成本将不断降低，其作为替代ASIC来实现电子系统地前景将 日趋光明.6ewMyirQFL版权申明本文部分内容，包括文字、图片、以及设计等在网上搜集整理.版权为个人所有This a

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