大学计算机原理--数字逻辑课件--第二章组合逻辑

1、第二章 组合逻辑2第二章 组合逻辑n组合逻辑分析n组合逻辑设计n考虑特殊问题的逻辑设计n组合逻辑中竟争冒险n常用的中规模组合逻辑标准构件组合逻辑分析n组合逻辑电路的定义： 是指电路在任何时刻产生的稳定输出信号，仅取决于该时刻电路的输入信号。组合电路X1XnZ1Zm组合逻辑分析n一般分析步骤： 阅读组合逻辑电路图 列写逻辑表达式 列出真值表 指出电路的逻辑功能 做出对逻辑电路图的评价和改进组合逻辑分析P1P2P3s=P1 P2= P1+ P2= AB+ABc=P3=ABA B s c0 0 0 00 1 1 01 0 1 01 1 0 1 s= A B分析下图逻辑功能HAscAB半加器scBBA

2、A组合逻辑分析HAsiciAiBiHASiCiCi-1Si=Ai Bi Ci-1=siCi-1+siCi-1=(AiBi+AiBi)Ci-1+(AiBi+AiBi)Ci-1=AiBiCi-1+AiBiCi-1+AiBiCi-1+AiBiCi-1Ci= siCi-1+ci=(AiBi+AiBi)Ci-1+AiBi=AiBiCi-1+AiBiCi-1+AiBiCi-1+AiBiCi-10 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1Ai Bi Ci-1 Si CiFACi-1CiSiAiBi全加器组合逻

3、辑分析n列写逻辑表达式分析下图逻辑功能组合逻辑分析n译码器的分析ABm0=BAm1=BAm2=BAm3=BA译中为“1”输出译中为“0”输出n-to-2n的译码器，对于每一种输入可能，只有一个输出信号被译中译码器AB01232-4译码器n个输入，2n个输出， 功能相当于最小项产生器组合逻辑分析n数据选择器的分析A BY0 00 11 01 1 D0D1D2D3D0D1D2D3A BY=ABD0+ABD1+ABD2+ABD3D0D1D2D3数据选择器A B4-to-1组合逻辑分析n多路分配器的分析 D 译码器A B多路分配器0123DA BY0Y1Y2Y3第二章 组合逻辑n组合逻辑分析n组合逻辑

4、设计n考虑特殊问题的逻辑设计n组合逻辑中竟争冒险n常用的中规模组合逻辑标准构件组合逻辑设计n一般设计步骤： 根据功能描述列出真值表 根据真值表化简逻辑函数为 最简的“与-或”表达式 根据选用的门电路的类型及其实际 问题的要求，将函数转化成所需要 的表达式 画出逻辑图组合逻辑设计例：设计一位全减器，它有三个输入端：被减数A，减 数B，低位借位C；输出：差F，向高位的借位C.0 01 11 10 01 10 11 00 0A B C F C0 0 00 0 10 1 00 1 10 01 0 11 01 1 1 012345670264137502641375FCAB1111ABCC1111F=A

5、BC+ABC+ABC+ABCC=AB+AC+BC组合逻辑设计FABC ABC ABC ABCA BA CB CC组合逻辑设计例：已知 X=x1x2 和 Y=y1y2 是两个正整数， 写出判断 XY 的逻辑表达式。x1 x2y1 y2F1 x0 11 10 x0 01 0111x1y1x1x2y1y2x1x2y1y2F=x1y1+ x1x2y1y2+x1x2y1y2111111x1y1y2x2F= x1y1+ x1x2y2+ x2y1y2XY 的简化真值表组合逻辑设计例：某学期考试四门课程：数学：7 学分；英语：5 学分；政治：4 学分；体育：2 学分每个学生总计要获得10个以上学分才能通过本学

6、期考试。要求写出反映学生是否通过本学期考试的逻辑函数。设 A、B、C、D 分别为四门课，“1” 表示通过此门课通过，“0” 表示不通过；F 为“1”时表示本学期考试通过，“0”为没通过。 0 0 0 0 00 0 0 1 00 0 1 0 00 0 1 1 00 1 0 0 00 1 0 1 00 1 1 0 00 1 1 1 11 0 0 0 01 0 0 1 01 0 1 0 11 0 1 1 11 1 0 0 11 1 0 1 11 1 1 0 11 1 1 1 1A B C D F0412815139371511261410ABCD1111111F=AB+AC+BCD例：民航客机安全起

7、飞装置在同时满足下列条件时，例：民航客机安全起飞装置在同时满足下列条件时，允许发出滑跑信号：发动机开关接通允许发出滑跑信号：发动机开关接通 飞行员入飞行员入座，且座位保险带已扣上座，且座位保险带已扣上 乘客入座，且座位保险乘客入座，且座位保险带已扣或座位无人带已扣或座位无人试写出允许发出滑跑信号的逻辑表达式。试写出允许发出滑跑信号的逻辑表达式。安全起飞装置逻辑 f(S,A,B,Mi,Ni)S A B M1.Mn N1.Nn F Ni)Mi,B,A,f(S,F )MN(M)MN(M)MNB(MASnnn222111 )M(N)M)(NMSAB(Nnn2211 组合逻辑设计n逻辑函数的“与非”门实

8、现原函数二次反演，一次展开：例如：F=AB+BC+CD+DAF=AB+BC+CD+DA= ABBCCDDAAB BC CD DAF组合逻辑电路的等价变化组合逻辑电路的等价变化ABCD11111111111111F=ABCD+ABCDF=ABCD+ABCD=ABCDABCDA B C DA B C DFn逻辑函数的“与非”门实现ACCBBAF例：采用或非门实现例：采用或非门实现方法一：对方法一：对F两次求对偶两次求对偶 CBAABC)A)(CC)(BB(AFCBAABCFCBACBA)F(F ABCABCFACCBBAFACCBBAACCBBAC)B)(ACBA(F的的“或或- -与与”表达表达

9、式式C)B)(ACBA(FCBACBA方法二：对方法二：对F两次求反两次求反ACCBBAF第二章 组合逻辑n组合逻辑分析n组合逻辑设计n考虑特殊问题的逻辑设计n组合逻辑中竟争冒险n常用的中规模组合逻辑标准构件考虑特殊问题的逻辑设计n包含无关最小项的逻辑设计在n个最小项中，一部分最小项并不能决定函数的值，我们把这些最小项称为无关最小项无关最小项发生在两种情况：输入某些组合不可能出现所有输入都可能出现，但其中部分输入对其输出是0是1都可以，不影响电路的功能化简的依据是：逻辑函数加上或者去掉无关最小项，对原函数逻辑功能无影响考虑特殊问题的逻辑设计例如：用与非门设计一个判别电路，以判别8421码所表示

10、的十进制数之值是否大于等于设：8421码对应输入变量：A,B,C,D, 输出函数为F, ABCD 0101 时，F=1; 当ABCD 0101 时，F=00 0 0 0 00 0 0 1 00 0 1 0 00 0 1 1 00 1 0 0 00 1 0 1 10 1 1 0 10 1 1 1 11 0 0 0 11 0 0 1 1A B C D F1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 F=m(5,6,7,8,9)(10,11,12,13,14,15)=0+(10,11,12,13,14,15)041281513937151126141

11、0ABDC11111F=BD+BC+A= BDBCABDBCAF输入无反的逻辑设计输入无反的逻辑设计 输入无反，即消去单独变量上的非号输入无反，即消去单独变量上的非号 K图禁止法图禁止法考虑特殊问题的逻辑设计1 1、K图重心理论图重心理论m15：1重心重心( (原码表示原码表示ABCD) )规律规律： ( (1) )凡包含凡包含1重心重心m15的的K圈组合后的化简函数必然是全原码标注圈组合后的化简函数必然是全原码标注 ( (2) )凡包含凡包含0重心重心m0的的K圈组合后的化简函数必然是全反码标注圈组合后的化简函数必然是全反码标注 要求：要求： ( (1) )结果式为结果式为无反码输入无反码输

12、入圈圈1重心重心 ( (2) )结果式为结果式为反码输入反码输入圈圈0重心重心m0： 0重心重心( (反码表示反码表示ABCD) )2.禁止逻辑法禁止逻辑法任何函数同不属于它的最小项之非相任何函数同不属于它的最小项之非相“与与”，其逻辑功能不变。，其逻辑功能不变。iiFFmmF不在中因为，不属于因为，不属于F的最小项的最小项m i 取值为取值为0，m i 则为则为1，所以上式成立。，所以上式成立。进一步推广，任何函数同不属于它的最小项之和的非相进一步推广，任何函数同不属于它的最小项之和的非相“与与”，其逻辑功能不变。其逻辑功能不变。ijijFFmmmmF、均不在中任何函数同属于它的最小项之和的

13、非相任何函数同属于它的最小项之和的非相“与与”，则相当于从该函数中，则相当于从该函数中扣除了这些最小项。扣除了这些最小项。13571357135757135757()()()()()()FmmmmGmmFmmmmmmmmmmmmG mmG例：禁止后的函数。禁止后的函数。被被是是称为禁止项，称为禁止项，式中，式中，7575mmFGmm 2 2、禁止法原理禁止法原理AABF( (2 2) ) K图表示法图表示法AAB( (1 1) ) 函数函数BAF 取反取反( (输入变量无反变量输入变量无反变量) )0 AB00110110100 AB001101101BAABCBABCAABCF3 3、举例举

14、例BACABAF取反取反AB4700C010110110 265310 0 1 1 1 1 1 0 1 AB4700C010110110 26531第二章 组合逻辑n组合逻辑分析n组合逻辑设计n考虑特殊问题的逻辑设计n组合逻辑中竟争冒险n常用的中规模组合逻辑标准构件组合逻辑中的竞争冒险ABF当一个门的输入有两个或两个以上变量发生改变时，由于当一个门的输入有两个或两个以上变量发生改变时，由于这些变量（信号）是经过不同路径产生的，使得它们状态这些变量（信号）是经过不同路径产生的，使得它们状态改变的时刻有先有后，这种时差引起的现象称为改变的时刻有先有后，这种时差引起的现象称为竞争竞争。竞争的结果若导

15、致竞争的结果若导致冒险（险象）冒险（险象）发生（如上例中的毛刺）发生（如上例中的毛刺），并造成错误的后果，则称这种竞争为，并造成错误的后果，则称这种竞争为临界竞争临界竞争；竞争的；竞争的结果不导致冒险发生，或虽有冒险发生，但不影响系统的结果不导致冒险发生，或虽有冒险发生，但不影响系统的工作，则称这种竞争为工作，则称这种竞争为非临界竞争非临界竞争。n竞争冒险的概念及原因组合逻辑中的竞争冒险冒险的类型冒险的类型从冒险的波形上，可分为从冒险的波形上，可分为静态和动态冒险静态和动态冒险。输入信号变化前后，输出的稳态值是一样的，但在输入信号变输入信号变化前后，输出的稳态值是一样的，但在输入信号变化时，输

16、出产生了毛刺，这种冒险称为化时，输出产生了毛刺，这种冒险称为静态冒险静态冒险。若输出的稳。若输出的稳态值为态值为0，出现了正的尖脉冲毛刺，则称为，出现了正的尖脉冲毛刺，则称为静态静态0冒险冒险；若输出；若输出稳态值为稳态值为1，出现了负的尖脉冲毛刺，则称为，出现了负的尖脉冲毛刺，则称为静态静态1冒险冒险。输入信号变化前后，输出的稳态值不同，并在边沿处出现了毛输入信号变化前后，输出的稳态值不同，并在边沿处出现了毛刺，称为刺，称为动态冒险动态冒险。001110静态静态0冒险冒险静态静态1冒险冒险由由1变变0由由0变变1动态冒险动态冒险动态冒险动态冒险检查竞争冒险的方法：检查竞争冒险的方法：1、输入

17、可以转换成、输入可以转换成的形式的形式2、在卡诺图上可以观察到相切的卡诺圈。即、在卡诺图上可以观察到相切的卡诺圈。即两个卡诺圈之间存在不被同一卡诺圈包含的两个卡诺圈之间存在不被同一卡诺圈包含的相邻最小项。相邻最小项。AAYAAY或X3X2X1X0000100011110111111111110ABC1相切点FACABAC组合逻辑中的竞争冒险 消除竞争冒险的方法组合逻辑中的竞争冒险 消除竞争冒险的方法加选通脉冲：B:1-0组合逻辑中的竞争冒险修改逻辑设计： F=AB+BC=AB+BC+ACABC1111第二章 组合逻辑n组合逻辑分析n组合逻辑设计n考虑特殊问题的逻辑设计n组合逻辑中竟争冒险n常用

18、的中规模组合逻辑标准构件常用的中规模组合逻辑标准构件n集成电路规模的划分 小规模集成电路SSI74系列，1-12门 中规模集成电路MSI12-99门，预先封装 大规模集成电路LSI大约100-9999门，存储器 超大规模集成电路VLSI大于9999门，处理器一、数据选择器一、数据选择器( (MUX) )( (一一) )定义定义 数据选择器是多路输入、单路输出的组合逻辑构件，通常称为多路转换器数据选择器是多路输入、单路输出的组合逻辑构件，通常称为多路转换器或或 多路开关。多路开关。逻辑原理图逻辑原理图( (二二) )逻辑电路逻辑电路(74LS153)(74LS153)1 1、逻辑结构、逻辑结构

19、数据输入端：数据输入端：D0，D1，D2，D3 数据输出端：数据输出端：Y 通道选择端：通道选择端：A0，A1 使能输入端：使能输入端：ST ( (使能控制端，低电平有效使能控制端，低电平有效) )2 2、逻辑符号、逻辑符号74LS1531YA1A0ST 1D0 1D1 1D2 1D32YST 2D0 2D1 2D2 2D3( (二二) )逻辑电路逻辑电路(74LS153)(74LS153)通道选择通道选择数据输入数据输入使能输入使能输入输出输出 A1 A0 D0 D1 D2 D3Y 1 0 0 0 D0 0D0 0 1 D1 0 D1 1 0 D2 0D2 1 1 D30D3ST( (二二)

20、 )逻辑电路逻辑电路(74LS153)(74LS153)3 3、逻辑功能表、逻辑功能表4 4、逻辑表达式、逻辑表达式ii3D mi0mi ( (i=0,1,2,3) )是两个通道选择是两个通道选择( (A1 , A0) )的的4个最小项个最小项010110210310YD A AD A AD A AD A A( (二二) )逻辑电路逻辑电路(74LS153)(74LS153)1YA1A0ST 1D0 1D1 1D2 1D32YST 2D0 2D1 2D2 2D31#2#5 5、功能扩展、功能扩展( (八选一八选一) )1YA1A0ST 1D0 1D1 1D2 1D32YST 2D0 2D1 2

21、D2 2D3A2 D0 D1 D2 D3 D4 D5 D6 D75 5、功能扩展、功能扩展(八选一八选一)Y1#2#由数据选择器构成组合逻辑电路n由数据选择器构成组合逻辑电路 代数法例：用四选一数据选择器实现以下逻辑函数： F(X,Y,Z) = m(1,2,3,4,5,6)四选一数据选择器:Y=A1A0D0+ A1A0 D1+ A1A0 D2+ A1A0 D3= miDii=03多路选择器D0 D1 D2 D3 FA1A0YXZZ1 1F(X,Y,Z) =XYZ+XY(Z+Z)+XY(Z+Z)+XYZ提取函数中两个变量作为地址变量 卡诺图法用具有m个地址端的数据选择器实现n变量的函数当 m =

22、 n 时： 例如：八选一的数据选择器对应的卡诺图A2A1A0D0D1D2D3D4D5D6D7多路选择器D0 D1 D2 D3 D4 D5 D6 D7 FA2A0A1例如：用八选一的数据选择器 实现函数： F =AB+AC+BCABCABC111111 CBA Vcc由数据选择器构成组合逻辑电路当 m n 时：例如：用八选一的数据选择器实现函数：F =AB+AB+ABAB1110多路选择器D0 D1 D2 D3 D4 D5 D6 D7 FA2A0A1VccBA由数据选择器构成组合逻辑电路用具有m个地址端的数据选择器实现n变量的函数当 m n 时： 降维图：如果把某些变量也作为卡诺图小方格内的值，

23、 则会减少图的维数，这种图称为降维图。ABCD1111111ABCDDD11000AB0CCD+CDC+D由数据选择器构成组合逻辑电路例: 用八选一的数据选择器和与非门实现函数： F=5m(0,1,3,9,11,12,13,14,20,21,22,23,26,31)ABCD11 111111E1ABCD111111E1ABCD111100000EEEEEE0DDD由数据选择器构成组合逻辑电路ABCD+ED+EDEDE001EABC1100001EDCEE001EDABEEABCD111100000EEEEEE0DDD由数据选择器构成组合逻辑电路Vcc多路选择器D0 D1 D2 D3 D4 D5

24、 D6 D7 FA2A0A1CBADEABCD+ED+EDEDE001EA2A1A0D0D1D2D3D4D5D6D7由数据选择器构成组合逻辑电路降维图生成表降维图生成表记图变量x=0和x=1时，原图单元值 x(x=0) x(x=1)降维图单元值 0 0 0 1 1 0 1 10 xx1 0 F F 0 F F 1 F F 1xFxFFx+Fx+F F GxF+xG降维图生成表常用的中规模组合逻辑标准构件n由数据选择器构成组合逻辑电路的缺点 只能实现单个输出的逻辑函数 地址变量选择不同会有不同的设计结果二、数据分配器二、数据分配器( (DMUX) )DMUX的功能与的功能与MUX相反，它是单路输

25、入、多路输出的组合逻相反，它是单路输入、多路输出的组合逻辑构件。辑构件。1路输入路输入Df0f1f2n-12n路输出路输出STAn1：2n线线分配器分配器公共数据线上的数据按要求公共数据线上的数据按要求( (由选择控制端决定由选择控制端决定) )送到不同单元输出。送到不同单元输出。1 1、逻辑示意图、逻辑示意图 ( (二二) ) DMUX逻辑电路逻辑电路1:4线分配器线分配器 STA1 A0f0 f1 f2 f3D2 2、逻辑功能表、逻辑功能表输入输入输出输出 A1 A0 f0 f1 f2 f3 1 1 1 1 1 0 0 0 D 1 1 1 0 0 1 1 D 1 1 0 1 0 1 1 D

26、 1 0 1 1 1 1 1 DST3 3、MUXMUX和和DMUXDMUX的应用的应用例如：利用数据选择器和数据分配器设计实现8路数据 传输的逻辑电路三、译码器三、译码器 ( (一一) )定义定义将具有特定含义的一组将具有特定含义的一组( (n位位) )二进制码辨认出来，二进制码辨认出来，并转换为一组并转换为一组( (m位位) )高低电平信号。主要有高低电平信号。主要有二进制译二进制译码器码器、显示译码器显示译码器。( (二二) )二进制译码器二进制译码器 m = 2n ( (全译码器全译码器) ) ，输入，输入n位不同的代码，在位不同的代码，在m位位输出中只有输出中只有一个一个输出端呈现有

27、效信号。输出端呈现有效信号。 1 1、分类、分类 双双2：4 线译码器线译码器；3：8 线译码器线译码器； 4：16 线译码器线译码器 ( (74LS139) ) ( (74LS138) ) ( (74LS154) ) 3:8译码器译码器( (74LS138) )( (1 1) )逻辑结构逻辑结构 数据输入：数据输入：C、B、A 需要进行译码的输入信号需要进行译码的输入信号 译码输出：译码输出： Y0Y7 低电平有效低电平有效 使能输入端使能输入端 ：G1,G2A,G2BY7Y0G2AG2BG1C B A74LS138( (2 2) )逻辑符号逻辑符号( (3 3) )逻辑表达式逻辑表达式Yi

28、=miY7Y0G2AG2BG1C B A74LS138( (4 4) ) 74LS138逻辑功能表逻辑功能表使能输入使能输入G1 G2选择输入选择输入C B A输输 出出 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 1 00 0 1 1 0 1 1 1 1 1 1 1 00 1 0 1 1 0 1 1 1 1 1 1 00 1 1 1 1 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 0 1 1 1 1 01 0 1 1 1 1 1 1 0 1 1 1

29、01 1 0 1 1 1 1 1 1 0 1 1 01 1 1 1 1 1 1 1 1 1 0( (5 5) )74LS138的扩展的扩展( (3/8扩展成扩展成4/16) )除了除了C,B,A三个数据输入端以外，利用一个三个数据输入端以外，利用一个使能端使能端作为第四个数据输入端作为第四个数据输入端( (数据最数据最高高位位) )。Y7Y01#1#G1 G2A G2B C B AY7Y02#2#G1 G2A G2B C B A+5VD2 D1 D0Y7Y0Y15Y8使能使能D3 使能端加有效电平使能端加有效电平( (1 1) ) 实现逻辑函数实现逻辑函数( (利用利用Yi = mi) ) C

30、,B,A作为三个输入逻辑变量作为三个输入逻辑变量 八个输出端得到这三个输入变量的全部最小项译码输出八个输出端得到这三个输入变量的全部最小项译码输出 利用附加门电路组合最小项，产生三变量逻辑函数利用附加门电路组合最小项，产生三变量逻辑函数3 3、译码器的应用、译码器的应用例：例：ABCCBACBACBAF17421mmmm7421mmmm76532mmmmF7653mmmm+5VA B CY7Y0G2AG2BG1C B A74LS138Y6 Y5 Y4 Y3 Y2 Y1F1F2控制器和控制器和处理器处理器I/O端口地址端口地址I/O请求请求端口地址译码器端口地址译码器A3A2A1A0012345

31、6789101112131415监视器监视器I/OEN键盘键盘I/OEN打印机打印机I/OEN调制解调制解调器调器 I/OEN外接存外接存储盘储盘EN其它其它I/OEN数据总线数据总线( (三三) )显示译码器显示译码器1 1、数字显示器、数字显示器七段字符显示器七段字符显示器( (分段式分段式) )a ag gf fe ed dc cb b数字显示电路：显示器、译码器和驱动器数字显示电路：显示器、译码器和驱动器半导体发光二极管半导体发光二极管( (LED数码管数码管) )共阴极共阴极高电平驱动高电平驱动abgh配合配合74LS482 2、七段显示译码器、七段显示译码器七段七段显示显示译码译码

32、器器A2A3A1A0YaYeYbYcYdYgYf 四位四位8421BCD码码译成译成 七位二进制代码七位二进制代码 ( (显示器所需的驱动信号显示器所需的驱动信号) )( (4：7线译码器，部分译码器线译码器，部分译码器) )功能：功能：提供给提供给七段字符七段字符显示器以十进制数字形式表示显示器以十进制数字形式表示BCD码所码所需的驱动信号。需的驱动信号。特点：特点：对应某一组对应某一组n位位数码输入，在数码输入，在m位输出中应位输出中应有有几几个确定个确定的输出端呈现有效信号的输出端呈现有效信号。例：显示数字例：显示数字“0”。为驱动共阴极显示器，使用。为驱动共阴极显示器，使用74LS48

33、 A3 A2 A1 A0=0000YaYf=1，Yg=0af段亮，段亮，g段灭段灭显示显示 ，表示数字表示数字“0”a ag gf fe ed dc cb b3 3、74LS48 ( (BCD码译码驱动器码译码驱动器) )74LS48A2A3A1A0YaYeYbYcYdYgYf十进制数字十进制数字输入输入输出输出 A3 A2 A1 A0 a b c d e f g 01234567810111213141590 0 0 0 1 1 1 1 1 1 00 0 0 1 0 1 1 0 0 0 00 0 1 0 1 1 0 1 1 0 10 0 1 1 1 1 1 1 0 0 10 1 0 0 0

34、1 1 0 0 1 10 1 0 1 1 0 1 1 0 1 10 1 1 0 1 0 1 1 1 1 10 1 1 1 1 1 1 0 0 0 01 0 0 0 1 1 1 1 1 1 11 0 0 1 1 1 1 1 0 1 11 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 段段a的逻辑表达式：的逻辑表达式： am0+m2+m3+m5+m6+m7+m8+m9aA3+A1+A2A0+A2A0 00 01 11 10 10110100A1A0A3A2 0 1 3 2 4 5 7 612 13 15 14 8 9 11 10111111A1A3A2

35、A0A2A011四、编码器四、编码器( (一一) )定义定义 编码：编码：用一组符号按一定规则表示给定字母、数字、用一组符号按一定规则表示给定字母、数字、符号等信息的方法，编码的结果是代码。符号等信息的方法，编码的结果是代码。 普通编码器普通编码器 优先编码器优先编码器 编码器：编码器：把输入的每一个高低电平信号编成一个把输入的每一个高低电平信号编成一个对应的二进制代码。对应的二进制代码。( (m位不同的信号，至少需要位不同的信号，至少需要n位位二进制数编码。二进制数编码。) )( (二二) )普通编码器普通编码器 任何时刻只允许输入任何时刻只允许输入一个一个编码信号编码信号( (一根输入线有

36、信号一根输入线有信号) )(1 1)编码表编码表3 I30 0 1 1IiD C B A0 I00 0 0 0 1 I10 0 0 1 I8 1 0 0 0 I7 0 1 1 12 I20 0 1 0 I40 1 0 0 I5 0 1 0 1 I6 0 1 1 0 I9 1 0 0 1456789(2 2)表达式表达式D=I8+I9C=I4+I5+I6+I7B=I2+I3+I6+I7A=I1+I3+I5+I7+I9例：例：I9=1，DCBA=1001=( (9) )10I6=1，DCBA=0110=( (6) )10说明：输入说明：输入 接收一个代表十进制数的按键信号接收一个代表十进制数的按键

37、信号 输出输出 8421BCD码，代表一个按键码，代表一个按键 ( (三三) ) 优先编码器优先编码器( (74LS148) ) 允许多个已具有优先顺序排队的输入信号同时有允许多个已具有优先顺序排队的输入信号同时有效，只对效，只对优先级最高优先级最高的一个输入信号进行编码。的一个输入信号进行编码。1 1、逻辑结构、逻辑结构 编码数据输入端：编码数据输入端：8 8个个，I7、I6、I5、I4、I3、I2、I1、I0I7优先级最高，优先级最高，I0优先级最低优先级最低( (低电平有效低电平有效) ) 编码数据输出端：编码数据输出端：Y2、Y1、Y0三位二进制输出三位二进制输出( (反码输出反码输出

38、) ) 使能输入端使能输入端ST：ST= 0时，编码器工作时，编码器工作2 2、逻辑示意图、逻辑示意图I0 I1 I2 I3 I4 I5 I6 I7 STY2 Y1 Y0 Yex Ys74LS148 使能输入端使能输入端ST：ST= 0时，编码器工作时，编码器工作3 3、功能表、功能表ST I0 I1 I2 I3 I4 I5 I6 I7Y2 Y1 Y0YexYs =1，编码器不工作，无论输入为何值，编码器不工作，无论输入为何值， =111Y2 Y1 Y0 STST =0，输入全为输入全为1，无编码输入无编码输入， =111Y2 Y1 Y0 =0，编码器工作，至少有一个输入为编码器工作，至少有一

39、个输入为0 低电平有效低电平有效 按优先顺序编码，如按优先顺序编码，如I0=0， =111STY2 Y1 Y0 11 1 111011111111 1 1 11000 0 0 001001 0 0 10100 1 1 0 1 00100 1 1 1 0 1 10100 1 1 1 1 1 0 00100 1 1 1 1 1 1 0 10100 1 1 1 1 1 1 1 1 001 0 0 1 1 1 1 1 1 1 1 1 101I7 I6 I5 I4 I3 I2 I1 I0例：输入例：输入=11100101输出：输出：Y2 Y1 Y0=011I4( ( 优先，对其编码优先，对其编码) )

40、优先编码器的工作原理：输入端优先级顺序为优先编码器的工作原理：输入端优先级顺序为 ，当某输入端有低电平输入时，且比它优先级高的输入端无低电平当某输入端有低电平输入时，且比它优先级高的输入端无低电平输入时，输出端才输出对应该输入端的代码。输入时，输出端才输出对应该输入端的代码。I7 I6 I0I7 I6 I5 I4 I3 I2 I1 I0例：输入例：输入=11111000输出：输出：Y2 Y1 Y0=101I2( ( 优先，对其编码优先，对其编码) ) V 0132465798123456789Y3Y2Y1Y074LS147R0R1R2R3R4R5R6R7R8R9147147的输出都为高电平，表

41、示按键的输出都为高电平，表示按键0按下按下。* *5 5、扩展、扩展关键：正确使用关键：正确使用 、 和和STYexYS例：两片例：两片74LS148( (8：3编码器编码器) )接成接成16：4编码器编码器( (原码原码) )16：4编码器：输入编码器：输入A15A0 16位位，A15优先级最高优先级最高，A0优先级最低优先级最低 输出输出Z3Z0 4位位，16组组4位二进制代码位二进制代码 00001111Ys I7 I0STYex Y2 Y1 Y0 ( (1) )I7 I0STYs Yex Y2 Y1 Y0 ( (2) )A15 A8 A7 A0Z0Z1Z2Z3Ys I7 I0 STYe

42、x Y2 Y1 Y0 ( (1) )I7 I0 STYs Yex Y2 Y1 Y0 ( (2) )A15 A8A7 A0Z0Z1Z2Z3Z3Z2Z1Z0=1011 ( (m11) )片片2：封锁封锁，Y2Y1Y0=111例：例：A11=0 ( (片片1的的I3 ) ) Z3Z2Z1Z0=0101 ( (m5) )片片2：工作工作，Y2Y1Y0=010片片1：Ys =0，Yex=1，Y2Y1Y0=111片片1：Yex =0，Y2Y1Y0=100，Ys =1例：例：A8 A15全高全高，A5=0 ( (片片2的的I5 ) )五、数据比较器五、数据比较器( (一一) )定义：定义：完成两个位数相同的

43、二进制数码大小比较的完成两个位数相同的二进制数码大小比较的组合逻辑电路。组合逻辑电路。a3 b3 a2 b2 a1 b1 a0 b0 74LS85 A B A=B Ab a=b aB A=B Ab a=b ab L1 L3 L2数据输入数据输入 a3 -a0，b3 -b0：用做比较的数据用做比较的数据( (4位位) )级联输入级联输入 ab：扩展连接时使用。扩展连接时使用。( (实现实现4位以位以上数码比较时，输入低位芯片的比较结果上数码比较时，输入低位芯片的比较结果) )比较结果输出比较结果输出 AB：三个输出中只有一个高三个输出中只有一个高电平，它代表两个数据的比较结果。电平，它代表两个数

44、据的比较结果。 3 3、逻辑功能表、逻辑功能表提示：在进行四位数比较时提示：在进行四位数比较时( (1片片74LS85工作时工作时) )，必须将级联输入必须将级联输入 ab接地接地，a=b接接高高电平电平。 比较输入比较输入级联输入级联输入输出输出a3b3 a2b2a1b1a0b0ab aB Ab3 1 0 0 a3b2 1 0 0a3=b3a2b1 1 0 0a3=b3a2=b2a1b0 1 0 0a3=b3a2=b2a1=b1a0B A=B AB A=B Aba=baba=bab aB Ab aB A=B AB中断优先级判别逻辑电路中断优先级判别逻辑电路六、加法器六、加法器( (一一) )

45、定义：定义：计算机或其他数字系统中对二进制数据进计算机或其他数字系统中对二进制数据进行运算处理的基本组合逻辑电路。行运算处理的基本组合逻辑电路。( (二二) )一位加法器一位加法器1 1、半加器、半加器HA ( (两个一位的二进制数相加，未考虑由低位来的进位信号两个一位的二进制数相加，未考虑由低位来的进位信号) ) A B SH CH( (1 1) )真值表真值表0 0 0 00 1 1 01 0 1 01 1 0 1( (2 2) )表达式表达式BASHABCHHAscAB半加器2 2、全加器、全加器FA( (考虑由低位来的进位考虑由低位来的进位) )( (1 1) )真值表真值表Ai Bi

46、 Ci-1 Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1( (2 2) )表达式表达式从真值表得：从真值表得：1iiiiCBAS1iiiiiiC)B(ABACFACi-1CiSiAiBi全加器( (三三) )多位加法器多位加法器并行加法器：两个并行加法器：两个n位数相加，由位数相加，由n个全加器组成，每个全加器个全加器组成，每个全加器的输入为的输入为Ai，Bi，Ci-1。 ( (A，B的的n位同时提供给全加器位同时提供给全加器) )1 1、串行进位、串行进位FA4FA3

47、FA2FA1A4 B4 A3 B3 A2 B2 A1 B1 S4 S3 S2 S1C0C1C2C3C4简单，运算速度不高简单，运算速度不高( (低位的进位影响高位的运低位的进位影响高位的运算算,2n,2n级延迟级延迟) )例：两个例：两个4位二进制数相加位二进制数相加( (A4A3A2A1，B4B3B2B1) )2 2、超前进位、超前进位设计思想：每位的进位信号设计思想：每位的进位信号Ci只与加数只与加数Ai、被加数被加数Bi以及以及 最低位进位最低位进位C0有关有关，而与相邻低位的进位而与相邻低位的进位Ci-1无关无关。实现：各位的进位信号同时产生。实现：各位的进位信号同时产生。例：两个例：

48、两个4位二进制数相加位二进制数相加( (A4A3A2A1 ，B4B3B2B1) )0111CBAS1222CBAS2333CBAS3444CBAS011111C)B(ABAC122222C)B(ABAC233333C)B(ABAC344444C)B(ABACGi：进位产生变量进位产生变量 Gi =AiBi Pi：进位传递变量进位传递变量 Pi=Ai Bi Gi和和Pi仅与仅与Ai、Bi相关相关 0111CPGC0121221222CPPGPGCPGC01231232332333CPPPGPPGPGCPGC0123412342342443444CPPPPGPPPGPPGPGCPGC,C)B(AB

49、AC011111122222C)B(ABAC,C)B(ABAC233333344444C)B(ABAC 由由Gi和和Pi 3 3、4位超前进位加法器位超前进位加法器74LS283( (1 1) )逻辑结构示意图逻辑结构示意图FA3A3B3P3G3C3S3FA1A1B1P1G1C1S1FA2A2B2P2G2C2S2FA4A4B4P4G4C4S4超超前前进进位位电电路路PIGIC0 S4 S3 S2 S1 COA4 A3 A2 A1 CI B4 B3 B2 B174LS283( (2 2) )逻辑示意图逻辑示意图利用加法器实现组合逻辑利用加法器实现组合逻辑例：设计一个能将例：设计一个能将BCD码转换为余码转换为余3码码的代码转换器的代码转换器分析：分析：由余由余3码与码与BCD码的代码码的代码表可知，余表可知，余3码的码的函数表函数表达式达式为：为：Y3Y2Y1Y0=DCBA+0011四位全加器四位全加器C0C BA1A0A1A2A3B0B1B2B300C4S0S1S2S3Y0Y1Y2Y3D利用利用4位全加器位全加器实现实现余3码0011BCD码投票系统投票系统ABCi-1Ci12341234ABC0ABCi-1CiC41234BC