多进制译码显示电路设计verilog

1、精选优质文档-倾情为你奉上电子科技大学通信学院多进制译码显示电路实验报告 班 级 通信一班 学 生 学 号 教 师 多进制译码显示电路多进制译码显示电路一、 设计思路概述 1.本设计要求实现：将二进制信号通过电路进行转换，以二进制、八进制、十六进制和十进制四种方式显示在数码管上 。首先，我们分析电路设计要求知道：输入信号为16bit二进制数据，2bit权重选择信号和27MHz时钟 。输出信号由8个7位数码管来显示。2.实现方法：二进制->二进制：直接输出低8位二进制->八进制：三位二进制构成一位八进制，共六位，高位补零；二进制->十六进制：四位二进制构成一位十六进制，共四位，

2、高位补零；二进制->十进制：从二进制数据中得到十进制的每一位，共五位，高位补零；3.数码管控制方法采用共阳数码管，数码管段选方式，数码管的控制，每一个数码管单独与FPGA连接通过并行总线控制数码管显示。二、 总体设计框图及详细说明数据寄存器二十进制转换计数器8进制数据选择电路显示译码输出电路clkswitch17:0rstdeccode3:0weight1:0num15:0numreg103:0state2:0state2:0其中各个信号在电路中的作用解释如下代码的注释中。三、各个模块电路及其代码设计1、数据寄存器及计数器设计： always (posedge clk or negedg

3、e rst) begin if (rst) begin state <= 3'b000; num <=32b0; numreg <= 16b0; numreg10 <= 4'b0000; weight <= 2'b00; end else if (state = 3'b111) begin state <= 3'b000; num <= 16'b0, switch15:0; numreg <= switch15:0 / 4'd10; numreg10 <= switch15:0 % 4

4、'd10; weight <= switch17:16; end else begin state <= state + 3'b001; numreg <= numreg / 4'd10; numreg10 <= numreg % 4'd10; end end2、数据选择电路设计：always (posedge clk) beginstate1 <= state;case (weight)2'b00: deccode <= num1'b0, state; 2'b01: deccode <= 1&#

5、39;b0, num3*state+2, num3*state+1, num3*state; 2'b10: deccode <= num4*state+3, num4*state+2, num4*state+1, num4*state; 2'b11: deccode <= numreg10; default: deccode <= 4'b0000; endcase end3、显示译码电路设计：always (posedge clk) begincase (deccode) 4'b0000 :segcodestate1<=7'b;

6、4'b0001 :segcodestate1<=7'b; 4'b0010 :segcodestate1<=7'b; 4'b0011 :segcodestate1<=7'b; 4'b0100 :segcodestate1<=7'b; 4'b0101 :segcodestate1<=7'b; 4'b0110 :segcodestate1<=7'b; 4'b0111 :segcodestate1<=7'b; 4'b1000 :segcode

7、state1<=7'b; 4'b1001 :segcodestate1<=7'b; 4'b1010 :segcodestate1<=7'b; 4'b1011 :segcodestate1<=7'b; 4'b1100 :segcodestate1<=7'b; 4'b1101 :segcodestate1<=7'b; 4'b1110 :segcodestate1<=7'b; 4'b1111 :segcodestate1<=7'b;

8、default: segcodestate1 <= 7'b;endcaseend四、代码及必要注释module display(switch, hex, clk, rst);input 17:0 switch;/数据输入input clk/;时钟input rst;/复位output 55:0 hex;/数码管输出reg 31:0 num;reg 15:0 numreg;reg 3:0 numreg10;reg 1:0 weight;reg 2:0 state;reg 2:0 state1;reg 2:0 state2;reg 3:0 deccode;reg 6:0 segcod

9、e7:0;assign hex = segcode7, segcode6, segcode5, segcode4, segcode3, segcode2, segcode1, segcode0;/输出always (posedge clk or negedge rst) begin/数据寄存器及计数器if (rst) beginstate <= 3'b000;num <= 32'b0000_0000_0000_0000_0000_0000_0000_0000;numreg <= 16'b0000_0000_0000_0000;numreg10 <

10、= 4'b0000;weight <= 2'b00;endelse if (state = 3'b111) beginstate <= 3'b000;num <= 16'b0000_0000_0000_0000, switch15:0;numreg <= switch15:0 / 4'd10;numreg10 <= switch15:0 % 4'd10;weight <= switch17:16;endelse beginstate <= state + 3'b001;numreg <

11、;= numreg / 4'd10;numreg10 <= numreg % 4'd10;endendalways (posedge clk) begin/数据选择state1 <= state;case (weight)2'b00: deccode <= num1'b0, state; 2'b01: deccode <= 1'b0, num3*state+2, num3*state+1, num3*state; 2'b10: deccode <= num4*state+3, num4*state+2, nu

12、m4*state+1, num4*state; 2'b11: deccode <= numreg10; default: deccode <= 4'b0000; endcase endalways (posedge clk) begin/显示译码电路case (deccode) 4'b0000 :segcodestate1<=7'b; 4'b0001 :segcodestate1<=7'b; 4'b0010 :segcodestate1<=7'b; 4'b0011 :segcodestate1

13、<=7'b; 4'b0100 :segcodestate1<=7'b; 4'b0101 :segcodestate1<=7'b; 4'b0110 :segcodestate1<=7'b; 4'b0111 :segcodestate1<=7'b; 4'b1000 :segcodestate1<=7'b; 4'b1001 :segcodestate1<=7'b; 4'b1010 :segcodestate1<=7'b; 4'

14、b1011 :segcodestate1<=7'b; 4'b1100 :segcodestate1<=7'b; 4'b1101 :segcodestate1<=7'b; 4'b1110 :segcodestate1<=7'b; 4'b1111 :segcodestate1<=7'b; default: segcodestate1 <= 7'b;endcaseendendmodule五、总结及心得体会这次实验遇到的最大问题是对于数码管的工作原理不是很了解，在老师上课讲述之后，了解了共阴和共阳数码管的工作原理。这次实验只让我们填写了显示部分的程序，前面部分程序是十分困难的，但是老师已经为我们准备好了。显示部分的程序，主要是一个七段码译码的问题，了解了数码管的共阳极结构之后，这个也