PCB设计信号完整性培训-第4章(共4章)

1、高速数字系统设计中的信号完整性高速数字系统设计中的信号完整性安安 琪琪中国科学技术大学中国科学技术大学 快电子学实验室快电子学实验室2005年年4月月9日日中国科大 快电子学 安琪2第第3 3讲：时钟技术讲：时钟技术3-1 一些基本概念和定义一些基本概念和定义3-2 时钟的产生时钟的产生3-3 时钟的传输和分布时钟的传输和分布 中国科大 快电子学 安琪3系统时钟系统时钟系统时钟在高速数字系统中扮演着举足轻重的角色，就像一个系统时钟在高速数字系统中扮演着举足轻重的角色，就像一个“节拍节拍”发生器，发生器，协调着高速数字系统各部分的工作。如同一个交响乐队的指挥，是核心和灵魂。协调着高速数字系统各部

2、分的工作。如同一个交响乐队的指挥，是核心和灵魂。系统时钟的性能好坏，直接关系着整个高速数字系统的工作和整体性能。因此，系统时钟的性能好坏，直接关系着整个高速数字系统的工作和整体性能。因此，系统时钟的产生，传输和分布在高速数字系统设计中是一个关键所在，其重要性是系统时钟的产生，传输和分布在高速数字系统设计中是一个关键所在，其重要性是这么强调都不过分。这么强调都不过分。系统时钟设计的基本目标是在满足系统对时钟抖动（系统时钟设计的基本目标是在满足系统对时钟抖动（ClockJitters）、时钟偏差）、时钟偏差（ClockSkew），信号完整性（），信号完整性（SignalIntegrity）等性能指

3、标的要求，将时钟信号）等性能指标的要求，将时钟信号传递到系统的各个部件中去。传递到系统的各个部件中去。系统时钟设计的任务基本可以分为两部分：系统时钟设计的任务基本可以分为两部分：高质量时钟信号的产生。高质量时钟信号的产生。时钟信号的传输与分布。时钟信号的传输与分布。在讨论高速数字系统的时钟设计之前，首先说明有关时钟的一些基本概念。在讨论高速数字系统的时钟设计之前，首先说明有关时钟的一些基本概念。中国科大 快电子学 安琪43-1 一些基本概念和定义3-1-1 3-1-1 时钟偏差（时钟偏差（ClockSkew） 时钟偏差：时钟信号的理想时钟偏差：时钟信号的理想“沿变沿变”和实际上的和实际上的“沿

4、变沿变”之差。之差。 在实际系统中，造成时钟信号的在实际系统中，造成时钟信号的“沿变沿变”与理想与理想“沿变沿变”存在着差别的一个主要存在着差别的一个主要原因是因为数字信号经过逻辑器件时，其传输延迟时间上存在着差别。因此，人们也原因是因为数字信号经过逻辑器件时，其传输延迟时间上存在着差别。因此，人们也常直观地将时钟偏差定义为常直观地将时钟偏差定义为器件输出时钟信号的传输延迟时间之差器件输出时钟信号的传输延迟时间之差。ABCACB图图3-1-1 时钟偏差的定义时钟偏差的定义中国科大 快电子学 安琪5内部时钟偏差内部时钟偏差和和外部时钟偏差外部时钟偏差 从更广义的角度出发，由于器件之间连线延迟的不

5、同，或者负载条件的不同，都有从更广义的角度出发，由于器件之间连线延迟的不同，或者负载条件的不同，都有可能引起时钟信号的实际可能引起时钟信号的实际“沿变沿变”与理想的与理想的“沿变沿变”不同。因此可以将时钟偏差分为两不同。因此可以将时钟偏差分为两类：类：内部时钟偏差（内部时钟偏差（IntrinsicSkew）：）： 一种是由逻辑器件内部产生的，表现为逻辑器件输出之间信号延迟上的差别。一种是由逻辑器件内部产生的，表现为逻辑器件输出之间信号延迟上的差别。外部时钟偏差（外部时钟偏差（ExtrinsicSkew）：）： 另一种是由于连线延迟和负载条件不同引起的延迟差别，被称为外部时钟偏差另一种是由于连线

6、延迟和负载条件不同引起的延迟差别，被称为外部时钟偏差（ExtrinsicSkew） 。InOut负负载载Intrinsic SkewEntrinsic Skew连线Clock_Out图图4-1-2时钟信号的内、外时钟信号的内、外Skew源示意源示意图图 中国科大 快电子学 安琪6时钟性能损失时钟性能损失为了度量由于时钟偏差引起的系统时钟性能损失，人们引进了一个指标，称为时钟性为了度量由于时钟偏差引起的系统时钟性能损失，人们引进了一个指标，称为时钟性能损失（能损失（Performance PenaltyPerformance Penalty），它的定义如下：），它的定义如下：时钟性能损失时钟性能

7、损失 = = （4-1-14-1-1）其中，其中，F F为系统时钟频率，单位为赫兹（为系统时钟频率，单位为赫兹（Hz）；）；D D为时钟偏差为时钟偏差, , 单位为单位为秒（秒（s s）。 时钟性能损失的大小是系统时钟频率和时钟偏差的函数。时钟性能损失的大小是系统时钟频率和时钟偏差的函数。对于一个给定时钟偏差大小的系统，随着系统时钟频率的提高，时钟性能损失增大；对于一个给定时钟偏差大小的系统，随着系统时钟频率的提高，时钟性能损失增大；同样，对于一个给定的系统时钟频率，时钟偏差的大小也直接影响着时钟性能损失。同样，对于一个给定的系统时钟频率，时钟偏差的大小也直接影响着时钟性能损失。%100DF中

8、国科大 快电子学 安琪7图图4-1-3时钟性能损失的示意图时钟性能损失的示意图图图4-1-34-1-3给出了时钟性能损失随系统时钟频率变化和时钟偏差大小变化的例子。给出了时钟性能损失随系统时钟频率变化和时钟偏差大小变化的例子。中国科大 快电子学 安琪8时钟性能损失时钟性能损失事实上，时钟性能损失表征的是时钟偏差占时钟信号周期的百分比，也就是事实上，时钟性能损失表征的是时钟偏差占时钟信号周期的百分比，也就是相对比值。因此，相对比值。因此，时钟性能损失时钟性能损失可以直接用可以直接用时钟偏差占时钟信号周期的比值来时钟偏差占时钟信号周期的比值来定定义：义：时钟性能损失时钟性能损失 = = （4-1-

9、24-1-2）其中，其中，T=1/F F为系统时钟的周期为秒（为系统时钟的周期为秒（s s）。 对于前例，时钟性能损失对于前例，时钟性能损失=D/T=5ns/(1/25MHz)=5ns/40ns=0.125TD中国科大 快电子学 安琪94-1-2 4-1-2 内部时钟偏差的分类内部时钟偏差的分类 由逻辑器件内部产生的时钟偏差，或者说内部时钟偏差，从时钟偏差产生的机制上由逻辑器件内部产生的时钟偏差，或者说内部时钟偏差，从时钟偏差产生的机制上考虑，可以被划分为三种：考虑，可以被划分为三种： 1 1占空比偏差（占空比偏差（Duty Cycle SkewDuty Cycle Skew）|PHLPLHP

10、Sttt（4-1-34-1-3） 时钟信号上升沿的传输延迟时间时钟信号上升沿的传输延迟时间T TPLHPLH与下与下降沿的传输延迟时间降沿的传输延迟时间T TPHLPHL之间的差。之间的差。T TPLHPLH和和T TPHLPHL的差会导致时钟脉冲的宽度失真。的差会导致时钟脉冲的宽度失真。 有时也称其有时也称其为脉冲偏差（为脉冲偏差（Pulse SkewPulse Skew）。）。 占空比偏差实质上是表征一个逻辑芯片的占空比偏差实质上是表征一个逻辑芯片的同一个管脚对时钟信号不同沿变（或称：跳变）同一个管脚对时钟信号不同沿变（或称：跳变）的传输延迟特性，因此定义参数的传输延迟特性，因此定义参数t

11、 tPSPS来表征占空来表征占空比偏差的大小：比偏差的大小： 图图4-1-4时钟信号的占空比偏差时钟信号的占空比偏差 tPLHtPHL理想时钟理想时钟实际时钟实际时钟中国科大 快电子学 安琪10时钟信号的脉宽之差时钟信号的脉宽之差 由图由图4-1-44-1-4可看出：时钟信号沿的传输延迟时间可看出：时钟信号沿的传输延迟时间T TPLHPLH与与T TPHLPHL之间的之差就等于时钟信号之间的之差就等于时钟信号正负脉冲的宽度之差。因此正负脉冲的宽度之差。因此t tPSPS也可以用时钟信号的脉宽之差来表示：也可以用时钟信号的脉宽之差来表示：|LOWHIGHPSttt（4-1-44-1-4） 时钟信

12、号的占空比可以用百分比的形式表示，如时钟信号的占空比可以用百分比的形式表示，如45%:55%45%:55%，经常将，经常将% %忽略，直接表示为：忽略，直接表示为：45:5545:55。 当当t tPSPS存在时，时钟信号的频率越高，对存在时，时钟信号的频率越高，对t tPSPS大小的大小的要求就越高。要求就越高。 如：对于一个频率为如：对于一个频率为25MHz25MHz的系统时钟，若要求的系统时钟，若要求其占空比为其占空比为4545：55%55%时，则时，则t tPSPS不能超过不能超过4ns4ns。这时要求：。这时要求：T TPLHPLH 18ns 18ns，同时有，同时有T TPHLPH

13、L 22ns 22ns；或者；或者T TPHLPHL 18ns 18ns， 同时有同时有T TPLHPLH 22ns22ns。 而对于一个而对于一个50MHz50MHz的系统时钟，则的系统时钟，则t tPSPS不能超过不能超过2ns2ns，即要求：即要求：T TPLHPLH 9ns 9ns，同时有，同时有T TPHLPHL 11ns 11ns；或者；或者T TPHLPHL 9ns 9ns， 同时有同时有T TPLHPLH 11ns 11ns。 图图4-1-5时钟信号的脉冲偏差时钟信号的脉冲偏差tHIGHtLOW中国科大 快电子学 安琪112 2输出管脚间偏差（输出管脚间偏差（Output-to

14、-Output SkewOutput-to-Output Skew） 输出管脚间偏差（输出管脚间偏差（Output-to-Output SkewOutput-to-Output Skew）被定义为在一个器件内各输出管脚之间）被定义为在一个器件内各输出管脚之间的最大传输延迟之差，因此也称为：的最大传输延迟之差，因此也称为： Pin-to-Pin Skew Pin-to-Pin Skew 。在一般的逻辑器件手册中，输。在一般的逻辑器件手册中，输出时钟信号的传输延迟时间定义有两种：输出时钟信号由高到低的传输延迟时间出时钟信号的传输延迟时间定义有两种：输出时钟信号由高到低的传输延迟时间T TPHLPH

15、L和由和由低到高的传输延迟时间低到高的传输延迟时间T TPLHPLH，所以输出管脚间偏差也有两个定义，即，所以输出管脚间偏差也有两个定义，即: : t tOSHLOSHL（Output Skew for High-to-Low TransitionsOutput Skew for High-to-Low Transitions） t tOSLHOSLH（Output Skew for Low-to-High TransitionsOutput Skew for Low-to-High Transitions）其具体定义为：其具体定义为： |minmaxPHLPHLOSHLttt（4-1-5-1

16、-5）|minmaxPLHPLHOSLHttt（4-1-6-1-6）图图4-1-6时钟信号的输出管脚间偏差时钟信号的输出管脚间偏差tOSHL理想时钟理想时钟output1output2tOSLH中国科大 快电子学 安琪123.3.器件间偏差（器件间偏差（Part-to-Part SkewPart-to-Part Skew） 定义：定义： 在一个系统中，不同器件的输出上升沿（下降沿）之间的延迟时间差别。在一个系统中，不同器件的输出上升沿（下降沿）之间的延迟时间差别。用用 表示。表示。 tskewpp对各种产品手册给出的对各种产品手册给出的Part-to-Part SkewPart-to-Part

17、 Skew指标，我们需要特别给予关注，指标，我们需要特别给予关注， 必须明必须明确所给指标的限定条件。这是因为确所给指标的限定条件。这是因为Part-to-Part SkewPart-to-Part Skew的大小与两个因素有关：一是时的大小与两个因素有关：一是时钟传输过程的变化，或者说是时钟传输的具体形式不同。二是不同器件所处环境的变钟传输过程的变化，或者说是时钟传输的具体形式不同。二是不同器件所处环境的变化。化。 电源电压变化和环境温度变化是硅器件中影响传输延迟的两个主要因素，对电源电压变化和环境温度变化是硅器件中影响传输延迟的两个主要因素，对Part-Part-to-Part Skewt

18、o-Part Skew指标来说，这是非常重要的限定条件。指标来说，这是非常重要的限定条件。 对于单电源的单板系统来说，板上各元件使用相同的电源。电源的变化对对于单电源的单板系统来说，板上各元件使用相同的电源。电源的变化对Part-to-Part-to-Part SkewPart Skew影响就小一些。而在多电源、多板系统中，电源的变化对影响就小一些。而在多电源、多板系统中，电源的变化对Part-to-Part Part-to-Part SkewSkew影响就成为一个重要的因数。即使不同的板使用同一电源，但由于各处对电源电影响就成为一个重要的因数。即使不同的板使用同一电源，但由于各处对电源电流的

19、需求不同，使得各板上实际得到电源电压也不同。流的需求不同，使得各板上实际得到电源电压也不同。 环境温度变化的影响更为复杂，由于各元件本身产生的热量不同，元件分布的密环境温度变化的影响更为复杂，由于各元件本身产生的热量不同，元件分布的密度不同，散热条件不同，使得个元件所处位置的实际温度差别很大。因而，会产生较度不同，散热条件不同，使得个元件所处位置的实际温度差别很大。因而，会产生较大的大的Part-to-Part SkewPart-to-Part Skew。 中国科大 快电子学 安琪134-1-3 4-1-3 时钟抖动（时钟抖动（Clock JittersClock Jitters） 时钟偏差虽

20、然对系统时钟的性能影响很大，但其影响可以认为基本上是一种静态时钟偏差虽然对系统时钟的性能影响很大，但其影响可以认为基本上是一种静态因素，或者说，其影响是固定的。因素，或者说，其影响是固定的。 定义：定义： 当实际时钟信号的边沿与理想时钟边沿的偏离由于受某种因素（如噪声、串扰、电当实际时钟信号的边沿与理想时钟边沿的偏离由于受某种因素（如噪声、串扰、电源电压变化等）不断发生变化时，而且这种变化是随机的，这种现象就是我们常说的时源电压变化等）不断发生变化时，而且这种变化是随机的，这种现象就是我们常说的时钟抖动，或者说时钟晃动。这种偏离相对于理想位置可能是超前，也可能是滞后的，如钟抖动，或者说时钟晃动

21、。这种偏离相对于理想位置可能是超前，也可能是滞后的，如图图7-1-77-1-7所示。时钟抖动的数值表示通常有两种：所示。时钟抖动的数值表示通常有两种： 时钟抖动的最大值，即：峰时钟抖动的最大值，即：峰- -峰值（峰值（Peak-PeakPeak-Peak），单位一般为皮秒，常用），单位一般为皮秒，常用 psps来表示。来表示。 时钟抖动的均方根值，即所谓的标准方差（时钟抖动的均方根值，即所谓的标准方差（ ），单位一般也为皮秒），单位一般也为皮秒。图图4-1-7 时钟抖动示意图时钟抖动示意图中国科大 快电子学 安琪14时钟抖动的分类时钟抖动的分类 一一. . 周期抖动（周期抖动（Period J

22、itterPeriod Jitter） 周期抖动也被称为短时间抖动（周期抖动也被称为短时间抖动（short-term jittershort-term jitter）。它是指相对于理想输）。它是指相对于理想输入的时钟周期而言，输出时钟跳变偏离其理想位置的偏离量，如图入的时钟周期而言，输出时钟跳变偏离其理想位置的偏离量，如图4-1-84-1-8所示。所示。 理想的输入时钟周期是时钟信号频率的倒数，但是实际输出时钟的每个周期与理想理想的输入时钟周期是时钟信号频率的倒数，但是实际输出时钟的每个周期与理想周期都有差值，经过多次测量得到的这种差值的最大值即为周期抖动的峰周期都有差值，经过多次测量得到的这

23、种差值的最大值即为周期抖动的峰- -峰值，峰值，如式如式(4-1-7)(4-1-7)所示。所示。通常把时钟抖动分为三类：通常把时钟抖动分为三类： 周期抖动（周期抖动（Period JitterPeriod Jitter），），Cycle-to-Cycle Cycle-to-Cycle 抖动和长期时钟抖动（抖动和长期时钟抖动（Long Term Long Term JitterJitter）)()()(nperjitperPPtMaxJitter其中：其中：JitterP-P(per)为周期抖动的峰为周期抖动的峰-峰值，峰值，tJit(per)n为为在单次测量中，时钟的实际周期与理想周期在单次测

24、量中，时钟的实际周期与理想周期的偏差，的偏差，n为整数。为整数。图图4-1-8 4-1-8 周期抖动示意图周期抖动示意图（4-1-7-1-7）中国科大 快电子学 安琪15时钟周期抖动的均方差值时钟周期抖动的均方差值RMSJitter 时钟抖动的均方根值经常也用时钟抖动的均方根值经常也用 表示，如式（表示，如式（4-1-94-1-9）所示。）所示。 按照数理统计的理论，时钟周期抖动的均方差值可以由式（按照数理统计的理论，时钟周期抖动的均方差值可以由式（4-1-84-1-8）描述。）描述。 其中，其中， 表示时钟周期抖动的均方差值，表示时钟周期抖动的均方差值，t ti i表示时钟周期的第表示时钟周

25、期的第i i次测量值，次测量值，T T表示时钟周期表示时钟周期的理想值。的理想值。 2102)(TTtJitteriiRMS（4-1-84-1-8）2102)(TTtii（4-1-94-1-9）中国科大 快电子学 安琪16抖动的均方差值与峰抖动的均方差值与峰- -峰值峰值 按照数理统计的理论，时钟周按照数理统计的理论，时钟周期抖动的均方差值与峰期抖动的均方差值与峰- -峰值的关系峰值的关系可以由式（可以由式（4-1-104-1-10）描述。）描述。 （4-1-104-1-10）RMSPPt7t中国科大 快电子学 安琪17半周期抖动（半周期抖动（Half-Period JitterHalf-Pe

26、riod Jitter）)()(max)(nhperJithperJittMaxt 近年来一种新的高速数据传输技术，即：双数据率（近年来一种新的高速数据传输技术，即：双数据率（Double Data RateDouble Data Rate，简称：，简称：DDRDDR）得到了大量的应用。与传统的时钟同步传输技术不同，得到了大量的应用。与传统的时钟同步传输技术不同，DDRDDR数据传输技术利用时钟信号的数据传输技术利用时钟信号的两个边沿，即时钟的上升沿和下降沿进行数据传输，从而使数据的传输速率提高了一倍。两个边沿，即时钟的上升沿和下降沿进行数据传输，从而使数据的传输速率提高了一倍。由于有了这种新

27、的数据传输机制，所谓的由于有了这种新的数据传输机制，所谓的“Half-Period Jitter”Half-Period Jitter”的新概念被提出。的新概念被提出。“Half-Period Jitter”Half-Period Jitter”是指相对于理想输入时钟周期而言，在半个时钟周期里，输出时是指相对于理想输入时钟周期而言，在半个时钟周期里，输出时钟跳变偏离其理想位置的最大偏离量，如图钟跳变偏离其理想位置的最大偏离量，如图4-1-94-1-9所示。所示。（4-1-10-1-10） 图图4-1-94-1-9显示了一个差分时钟信显示了一个差分时钟信号的完整周期，即两个半时钟周期。号的完整周

28、期，即两个半时钟周期。理想的输入时钟的半个周期应是两倍理想的输入时钟的半个周期应是两倍的时钟信号频率的倒数，但是实际输的时钟信号频率的倒数，但是实际输出时钟的每半个周期与理想的半周期出时钟的每半个周期与理想的半周期都有差值，经过多次测量得到的这种都有差值，经过多次测量得到的这种差值的最大值即为半周期抖动的峰差值的最大值即为半周期抖动的峰- -峰值，如式峰值，如式4-1-104-1-10所示。所示。图图4-1-9 Half-Period Jitter4-1-9 Half-Period Jitter示意图示意图中国科大 快电子学 安琪18二二. . 前后周期抖动（前后周期抖动（Cycle-to-C

29、ycle JitterCycle-to-Cycle Jitter）)()(nMaxccJitterMaxJitter 前后周期抖动（前后周期抖动（Cycle-to-Cycle JitterCycle-to-Cycle Jitter）是指后一个输出时钟周期相对于前一个输）是指后一个输出时钟周期相对于前一个输出时钟周期的变化量，如图出时钟周期的变化量，如图4-1-104-1-10所示。所示。Jitter1Jitter1为第为第2 2个时钟周期与第个时钟周期与第1 1个时钟周期之间个时钟周期之间的时钟抖动，而的时钟抖动，而Jitter2Jitter2则是第则是第3 3个时钟周期与第个时钟周期与第2

30、2个时钟周期之间的时钟抖动。前后周期个时钟周期之间的时钟抖动。前后周期抖动一般用抖动的最大值表示，即经过多次测量，其测量最大值抖动一般用抖动的最大值表示，即经过多次测量，其测量最大值Jitter(c-c)MaxJitter(c-c)Max就是其最就是其最大的大的Cycle-to-Cycle JitterCycle-to-Cycle Jitter。（4-1-11-1-11）图图4-1-10 Half-Period Jitter4-1-10 Half-Period Jitter示意图示意图中国科大 快电子学 安琪19Cycle-to-Cycle Jitter的测量 在时钟抖动测量中，这种在时钟抖动

31、测量中，这种Cycle-to-Cycle JitterCycle-to-Cycle Jitter的测量是最为困难的，因为需要连续的测量是最为困难的，因为需要连续测量两个相邻的时钟周期，这对测量仪器的精度要求非常高，而且为了掌握最大的测量两个相邻的时钟周期，这对测量仪器的精度要求非常高，而且为了掌握最大的Cycle-Cycle-to-Cycle Jitterto-Cycle Jitter情况，需要测量大量的数据，需要大量的存储、计算和比较。通常使用专情况，需要测量大量的数据，需要大量的存储、计算和比较。通常使用专用的时间间隔分析仪（用的时间间隔分析仪（Timing Interval Analyz

32、erTiming Interval Analyzer）进行测量。）进行测量。 另一种测量方法是使用具有足够内存容量的宽带数字存储示波器。在这种方法中，先另一种测量方法是使用具有足够内存容量的宽带数字存储示波器。在这种方法中，先用数字存储示波器一次存取大量周期的被测时钟信号，然后使用商业有效的软件或自己编用数字存储示波器一次存取大量周期的被测时钟信号，然后使用商业有效的软件或自己编写的专用软件进行分析和计算，得到测试结果。图写的专用软件进行分析和计算，得到测试结果。图4-1-104-1-10是使用是使用LeCoryLeCory公司的数字存储示公司的数字存储示波器测试的一个波器测试的一个41MHz

33、41MHz时钟的时钟的Cycle-to-Cycle JitterCycle-to-Cycle Jitter。LeCroyScope:8600A(6GHz)LeCroyProbe:PP066(7.5GHz)图图4-1-10 4-1-10 一个一个41MHz41MHz时钟的时钟的Cycle-to-Cycle JitterCycle-to-Cycle Jitter中国科大 快电子学 安琪20三三. .长时间时钟抖动（长时间时钟抖动（Long-Term JitterLong-Term Jitter） 长时间时钟抖动指的是测量经过大量的时钟周期后，输出时钟跳变偏离其理想位置的长时间时钟抖动指的是测量经过

34、大量的时钟周期后，输出时钟跳变偏离其理想位置的最大偏离量。实际的时钟周期数量取决于时钟频率和具体的应用。对于最大偏离量。实际的时钟周期数量取决于时钟频率和具体的应用。对于PCPC机主板和图像应机主板和图像应用，这通常是用，这通常是10-2010-20 S S。图图 4-1-11 4-1-11 长时间时钟抖动长时间时钟抖动 中国科大 快电子学 安琪21时钟抖动的表示方法时钟抖动的表示方法 用绝对时间来表示抖动量，即变化沿偏离理想位置的时间。在叙述上用绝对时间来表示抖动量，即变化沿偏离理想位置的时间。在叙述上面几种度量方法面几种度量方法 时，均以绝对时间来表示。时，均以绝对时间来表示。 用百分比来

35、表示抖动量，即绝对抖动量在一个周期中所占的百分比。用百分比来表示抖动量，即绝对抖动量在一个周期中所占的百分比。 用角度来表示抖动量。把一个周期定义为用角度来表示抖动量。把一个周期定义为360360 ，抖动被表示为，抖动被表示为360360 中中一个角度。一个角度。 用均方根值用均方根值ttRMSRMS（RMS JitterRMS Jitter）来表示抖动量，这是抖动的统计量，可以用峰）来表示抖动量，这是抖动的统计量，可以用峰- -峰间的峰间的 抖动值（抖动值（Peak-Peak JitterPeak-Peak Jitter）来近似地表示抖动的均方根值）来近似地表示抖动的均方根值ttRMSRMS

36、，它们之间的近似关，它们之间的近似关 系为：系为：例：例： 假定时钟频率为假定时钟频率为155.52MHz155.52MHz，那么它的周期为，那么它的周期为 1/155.52MHz = 6.43ns = 3601/155.52MHz = 6.43ns = 360 。假定。假定 峰峰- -峰抖动的绝对时间为峰抖动的绝对时间为100ps100ps，那么：，那么： 抖动的绝对时间抖动的绝对时间： 100ps 100ps 1.55521.5552 （百分比抖动）（百分比抖动） 5.5985.598 （角度抖动）（角度抖动） 抖动的抖动的统计量：统计量：均方根值为：均方根值为： 100ps / 7 =

37、14.286 ps100ps / 7 = 14.286 ps RMS RMS 占周期的百分比：占周期的百分比： 0.015552 / 7 = 0.222170.015552 / 7 = 0.22217RMSPPt7t（4-1-124-1-12）中国科大 快电子学 安琪22同步时序方程同步时序方程同步数据传输机制同步数据传输机制- -时序方程：时序方程：jitterskewsetupflightvalidCLKCLKtttT(max)(max)1jitterskewholdflightvalidCLKCLKttt(max)(min)(min)建立方程：建立方程：保持方程：保持方程：中国科大 快电

38、子学 安琪23本节小结本节小结 实际的时钟信号总是存在着误差，指的是实际的时钟信号总是存在着误差，指的是“时钟信号的理想时钟信号的理想“沿变沿变”和实际上和实际上 的的“沿变沿变”之差之差”。 时钟信号的误差，按误差性质来分，可以分为两种：时钟信号的误差，按误差性质来分，可以分为两种： 时钟偏差（时钟偏差（Clock SkewClock Skew）：）： 静态误差。静态误差。 时钟抖动（时钟抖动（Clock JittersClock Jitters）：动态误差。）：动态误差。 时钟偏差的大小可用时钟偏差的大小可用“时钟性能损失时钟性能损失”来表示，也可以用偏差的绝对来表示，也可以用偏差的绝对

39、数值表征。数值表征。 时钟抖动一般采用两种方法度量：时钟抖动一般采用两种方法度量： 峰峰- -峰值（峰值（Peak to PeakPeak to Peak） 均方根值（均方根值（RMSRMS） 同步时序方程同步时序方程RMSPPt7t中国科大 快电子学 安琪244-2时钟的产生时钟的产生 石英晶体振荡器是目前数字电路设计中使用最为广泛的一种时钟源。石英晶体振荡器是目前数字电路设计中使用最为广泛的一种时钟源。 在石英谐振器问世之前，人们主要使用在石英谐振器问世之前，人们主要使用LC振荡器，其频率稳定性只能达到振荡器，其频率稳定性只能达到10-4量级。自量级。自1880年法国物理学家比埃尔年法国物

40、理学家比埃尔 居里兄弟共同发现居里兄弟共同发现“压电效应压电效应”起，揭开了使用起，揭开了使用“石英稳频石英稳频”的序幕。的序幕。1921年，在居里兄弟发现年，在居里兄弟发现“压电效应压电效应”41年后，英国人年后，英国人Cady用用X切切50KHz晶体制晶体制成了世界上第一个晶体振荡器，频率稳定性达到成了世界上第一个晶体振荡器，频率稳定性达到10-5量级，比量级，比LC振荡器高出一个数量级。振荡器高出一个数量级。随后被用于无线电广播，播出了当时稳定性最高的无线电信号，引起了强烈反响。随后被用于无线电广播，播出了当时稳定性最高的无线电信号，引起了强烈反响。1927年，年，石英钟问世，作为石英钟

41、问世，作为“一级频率标准一级频率标准”使用。科学家由此发现了地球自转的不均匀性，结束使用。科学家由此发现了地球自转的不均匀性，结束了以地球自转为基础的了以地球自转为基础的“地球时钟地球时钟”的历史使命。的历史使命。 石英谐振器的技术水平和性能指标决定了石英晶体振荡器的技术水平和性能指标。前者石英谐振器的技术水平和性能指标决定了石英晶体振荡器的技术水平和性能指标。前者的设计水平和制造工艺技术的每一次突破，都带来了后者在性能指标上的一次突破。的设计水平和制造工艺技术的每一次突破，都带来了后者在性能指标上的一次突破。 大体上，其频率准确性每二十年提高一个数量级。例如：大体上，其频率准确性每二十年提高

42、一个数量级。例如：1940年为年为10-310-4；1980年年为为10-510-6；2000年约为年约为10-610-7。 频率稳定性大约每十年提高一个数量级。频率稳定性大约每十年提高一个数量级。4-2-1 晶体振荡器晶体振荡器中国科大 快电子学 安琪254-2-2 锁相环电路锁相环电路 图图4-2-134-2-13是锁相环电路的基本组成。尽管锁相环的设计方法多种多样，但所有的设计都是锁相环电路的基本组成。尽管锁相环的设计方法多种多样，但所有的设计都包含了图包含了图4-2-134-2-13中的三个基本成分：中的三个基本成分： 鉴相器（鉴相器（Phase DetectorPhase Detec

43、tor，简称为：，简称为：PDPD） 低通滤波器（低通滤波器（Low Pass FilterLow Pass Filter，简称为：，简称为：LPWLPW） 压控振荡器（压控振荡器（Voltage Control OscillatorVoltage Control Oscillator，简称为：简称为： VCO）。）。锁相环实质上就是自动相位控制，它是一个典型的负反馈系统。它的基本功能是跟踪输入锁相环实质上就是自动相位控制，它是一个典型的负反馈系统。它的基本功能是跟踪输入信号的相位，这一功能是通过鉴相器产生一个与输入信号和压控振荡器输出信号的相位差成比信号的相位，这一功能是通过鉴相器产生一个与

44、输入信号和压控振荡器输出信号的相位差成比例的电压而完成的。相位误差电压通过低通滤波器，在那里抑制了噪声和高频信号成分。经滤例的电压而完成的。相位误差电压通过低通滤波器，在那里抑制了噪声和高频信号成分。经滤波后的相位误差电压调制了波后的相位误差电压调制了VCOVCO频率，重新在鉴相器中与输入信号比较，直到频率，重新在鉴相器中与输入信号比较，直到VCOVCO输出以固定输出以固定的相位关系锁住输入信号。锁相环通过跟踪信号的相位，频率同步和频率跟踪便获得了。的相位关系锁住输入信号。锁相环通过跟踪信号的相位，频率同步和频率跟踪便获得了。图图4-2-13 4-2-13 锁相环的三个基本组成部分锁相环的三个

45、基本组成部分中国科大 快电子学 安琪264-2-3 直接数字合成（直接数字合成（DDS） 直接数字合成直接数字合成（DirectDigitalSynthesis，简称为：简称为：DDS） 直接数字合成是用数字控制的方法从一个参考时钟来产生多种频率的输出时钟。输出时直接数字合成是用数字控制的方法从一个参考时钟来产生多种频率的输出时钟。输出时钟的频率可以在大范围内变化，并且具有良好的频率分辨率。在要求多种采样率，且变化钟的频率可以在大范围内变化，并且具有良好的频率分辨率。在要求多种采样率，且变化灵活、范围较大的应用情况下，采用灵活、范围较大的应用情况下，采用DDSDDS技术来产生系统时钟不失为一个

46、很好的途径。技术来产生系统时钟不失为一个很好的途径。（一）（一）DDSDDS的工作原理的工作原理 图图4-2-204-2-20是一个是一个DDSDDS的基本原理框图。它的基本技术是所谓的数字控制振荡器技术的基本原理框图。它的基本技术是所谓的数字控制振荡器技术（NCONCO：Numerically Controlled OscillatorNumerically Controlled Oscillator）。）。输入输入相位相位寄存器寄存器寄存器寄存器寄存器寄存器相位相位MSIN存储器存储器DAC滤波器滤波器低通低通fofcnnnnnN相位累加器 图图4-2-20 DDS的基本原理框图的基本原理

47、框图 中国科大 快电子学 安琪27相位累加器的工作原理相位累加器的工作原理 DDS DDS的核心是相位累加器，如图的核心是相位累加器，如图4-2-204-2-20中（虚线框）所示。相位累加器由三部分组成，即中（虚线框）所示。相位累加器由三部分组成，即相位寄存器，相位寄存器， 相位寄存器和加法器。相位寄存器和加法器。 相位累加器的输出随系统参考时钟（相位累加器的输出随系统参考时钟（fC）的每一个周期更新一次，即在每一个时钟周期，）的每一个周期更新一次，即在每一个时钟周期，相位累加器的输出都增加相位累加器的输出都增加M大小。所以我们称大小。所以我们称M为相位增量。为相位增量。 假定假定 相位寄存器

48、的相位寄存器的M值为值为0000000101，而相位寄存器的初始值设定为，而相位寄存器的初始值设定为0000000000，则每一个时，则每一个时钟周期，相位累加器的输出增加钟周期，相位累加器的输出增加0000000101。如果相位累加器的字长为。如果相位累加器的字长为3232位，即位，即n n = 32 = 32，则相位，则相位累加器的输出重新返回到累加器的输出重新返回到0000000000的初始值需要的初始值需要 个时钟周期。个时钟周期。 很显然，很显然，M值的大小决定了相位累加器全部输出值循环一次的周期（值的大小决定了相位累加器全部输出值循环一次的周期（T T）, , 我们有：我们有：TM

49、fnc21输入输入相位相位寄存器寄存器寄存器寄存器寄存器寄存器相位相位MSIN存储器存储器DAC滤波器滤波器低通低通fofcnnnnnN相位累加器相位累加器322 由式（由式（4-2-204-2-20）可看出，）可看出，T T与与M成反比。成反比。M值越大，相位值越大，相位累加器全部输出值循环一次的累加器全部输出值循环一次的周期就越小，反之依然。周期就越小，反之依然。（4-2-20） 中国科大 快电子学 安琪28TurningEquation 如图如图4-2-204-2-20中所示：相位累加器的输出用来作为一个正弦波数据存储器的地址。该存储器中所示：相位累加器的输出用来作为一个正弦波数据存储器

50、的地址。该存储器存有一个完整周期正弦波所对应的全部幅度值，所以，当相位累加器的输出对该存储器寻址时，存有一个完整周期正弦波所对应的全部幅度值，所以，当相位累加器的输出对该存储器寻址时，就得到从就得到从0 0度到度到360360度正弦波波形中的一个相位点。因此，随着相位累加器的输出不断变化（每度正弦波波形中的一个相位点。因此，随着相位累加器的输出不断变化（每次增加次增加M大小），正弦波数据存储器中的对应正弦波幅度值就不断被读出。当相位累加器全部大小），正弦波数据存储器中的对应正弦波幅度值就不断被读出。当相位累加器全部输出值被循环一次时（周期为输出值被循环一次时（周期为T T），则正弦波数据存储器

51、正好输出一个完整周期的正弦波幅度），则正弦波数据存储器正好输出一个完整周期的正弦波幅度数据。该数据通过一个数据。该数据通过一个DACDAC和一个低通滤波器输出，形成一个完整的正弦波波形。和一个低通滤波器输出，形成一个完整的正弦波波形。 对于一个对于一个n n位的相位累加器，一共有位的相位累加器，一共有 个可能的相位点，而个可能的相位点，而 相位寄存器中的相位寄存器中的M值则决定了值则决定了相位累加器每次增加的量。相位累加器的输出值全部循环一次所需要的周期（相位累加器每次增加的量。相位累加器的输出值全部循环一次所需要的周期（T T），就是正弦），就是正弦波数据存储器输出一个完整正弦波幅度数据的周

52、期。因此，输出正弦波的频率波数据存储器输出一个完整正弦波幅度数据的周期。因此，输出正弦波的频率 （f f0 0）就是相位）就是相位累加器的输出值全部循环一次所需要的周期（累加器的输出值全部循环一次所需要的周期（T T）的倒数。我们有：）的倒数。我们有：ncofMTf21（4-2-21） n2 式（式（4-2-21）是）是DDS的基本关系的基本关系式，被称为式，被称为“Turning Equation”。输入输入相位相位寄存器寄存器寄存器寄存器寄存器寄存器相位相位MSIN存储器存储器DAC滤波器滤波器低通低通fofcnnnnnN相位累加器相位累加器中国科大 快电子学 安琪29DigitalPha

53、seWheeln2 数字相位轮很形象地解释数字相位轮很形象地解释了相位累加器的工作原理。了相位累加器的工作原理。 相位轮一周的相位点数量相位轮一周的相位点数量取决于取决于n n，最大值为：，最大值为： 。 M数值给出了每次相位变数值给出了每次相位变化的增量。化的增量。M大意味着相位轮大意味着相位轮旋转一周需要的时间少，旋转一周需要的时间少，DDS输出的信号频率就高；输出的信号频率就高；M小则小则意味着相位轮旋转一周需要的意味着相位轮旋转一周需要的时间多，时间多，DDS输出的信号频率输出的信号频率就低。就低。 输出频率的数值取决于三输出频率的数值取决于三个因素：个因素： M，n和工作时钟和工作时

54、钟fc。 图图4-2-21 相位累加器的数字相位轮表示相位累加器的数字相位轮表示 ncofMTf21中国科大 快电子学 安琪30DDS取样输出取样输出信号信号的频谱的频谱 类似于类似于ADC,ADC,当当DDSDDS中的正弦数字数据通过一个中的正弦数字数据通过一个DACDAC形成正弦波信号时，输出信号中也同时形成正弦波信号时，输出信号中也同时含有其混叠信号（含有其混叠信号（Aliased imageAliased image）的频谱成份。）的频谱成份。-3.92dB 图图4-2-23 DDS取样输出信号的频谱取样输出信号的频谱 中国科大 快电子学 安琪31低通滤波器（低通滤波器（LPF） 按照

55、仙农取样定理，输出频按照仙农取样定理，输出频 率可高达率可高达1/21/2的时钟频率。的时钟频率。 但必须有理想的滤波器。但必须有理想的滤波器。 理想滤波器是不现实的。理想滤波器是不现实的。 物理上可实现的滤波器物理上可实现的滤波器 将输出频率限制在时钟频率将输出频率限制在时钟频率 的的40%40%以内。以内。DDSLPFfo 图图4-2-24 低通滤波器低通滤波器中国科大 快电子学 安琪32DDS的特点的特点 输出频率范围大输出频率范围大 从从DDSDDS的基本关系式可以看出，改变相位增量的基本关系式可以看出，改变相位增量M值可以很方便地改变值可以很方便地改变DDSDDS的输出频率。理的输出

56、频率。理论上（仙农取样定理），论上（仙农取样定理），M值的取值范围可以从值的取值范围可以从1 1 2 2n-1n-1，变化范围非常大。当，变化范围非常大。当M从从1 1 2 2n-1n-1变化变化时，时，f f0 0的变化范围可以从的变化范围可以从f fc c/2/2n n f fc c/2/2，M值越大，输出频率越高。值越大，输出频率越高。 频率分辨率高频率分辨率高 式（式（4-2-214-2-21）中）中M M值的取值变化最小为值的取值变化最小为1 1，这意味着其频率变化的最小值为，这意味着其频率变化的最小值为f fc c/2/2n n，即：频，即：频率分辨率相当高。若率分辨率相当高。若f

57、 fc c=125=125M；n=32n=32，则，则 f = f = 125125MHz/2/232 32 0.02910Hz 0.02910Hz 相位连续性相位连续性 如图如图4-2-20所示，所示， 相位寄存器中的相位寄存器中的M值可以以字串行方式或字节串行方式先送入到一个值可以以字串行方式或字节串行方式先送入到一个输入数据寄存器中，然后由输入数据寄存器中，然后由fc同步，并行地一次输入同步，并行地一次输入 相位寄存器中。所以说当改变相位寄存器中。所以说当改变M值来改值来改变输出频率时，输出信号的相位是连续的。变输出频率时，输出信号的相位是连续的。 因此，因此，DDS可以可以输出频率分辨

58、率非常小输出频率分辨率非常小, ,频率变化范围很大的时钟信号频率变化范围很大的时钟信号，这正是这正是DDSDDS与其与其它时钟技术相比最大的优点。另外，它时钟技术相比最大的优点。另外，DDSDDS的控制方式是全数字化的，使人们可以很容易地利的控制方式是全数字化的，使人们可以很容易地利用用DDSDDS技术获得能够精细调节，改变非常快，且在频率改变时，相位连续的输出时钟信号。技术获得能够精细调节，改变非常快，且在频率改变时，相位连续的输出时钟信号。ncofMTf21中国科大 快电子学 安琪334-2-4大频率范围，精细可调的频率合成器大频率范围，精细可调的频率合成器 PLL With DDS Ge

59、nerated Offset 频率合成器频率合成器 PLLPLL提供一个频率粗调（提供一个频率粗调（N N f fREFREF）。）。 DDS DDS在频率粗调之间提供频率的精细调节。在频率粗调之间提供频率的精细调节。 总的总的频率分辨取决于频率分辨取决于DDS的频率分辨，通常的频率分辨，通常1Hz1Hz。为了使输出调节连续，应有为了使输出调节连续，应有DDSDDS的的输出频率带宽输出频率带宽BWDDS f fREFREF。PhaseDetectorLoopFilterVCO NLPFBPF PDDS fREF fOUTOptional中国科大 快电子学 安琪34输出频率和频率分辨输出频率和频

60、率分辨电路中的电路中的P分频器是可选的，因而有两种情形：分频器是可选的，因而有两种情形：P = 1P = 1： P 1P 1：PhaseDetectorLoopFilterVCO NLPFBPF PDDS fREF fOUTDDSREFOUTffNfDDSffDDSREFOUTfPfPNfDDSfPf中国科大 快电子学 安琪35DDSDDS- -Driven PLLDriven PLL频率合成器频率合成器PhaseDetectorLoopFilterVCO NLPFBPF PDDS fREF fOUT特点：特点： PLLPLL提供一个频率粗调（提供一个频率粗调（N N f fREFREF）。）