八位七段数码管动态显示电路设计说明

1、八位七段数码管动态显示电路的设计一七段显示器介绍七段显示器，在许多产品或场合上经常可见。其部结构是由八个发光二极管所组成，为七个笔画与一个小数点，依顺时针方向为A、B、C D E、F、G与DP等八组发光二极管之排列，可用以显示 09数字及英文数 A b、C、d、E Fo目前常用的七段显示器通常附 有小数点，如此使其得以显示阿拉伯数之小数点部份。七段显示器的脚位和线路图如下图4.1所示（其第一支接脚位于俯视图之左上角）。0-00CO3jJC1,：0(.O43)图4.1、七段显示器俯视图由于发光二极管只有在顺向偏压的时候才会发光。因此，七段显示器依其结构不同的应用需求，区分为低电位动作与高电位动作

2、的两种型态的组件，另一种常见的说法则是共阳极（低电位动作）与共阴极（高电位动作）七段显示器，如下图 4.2所示。（ 共阳极）（共阴极）图4.2、共阳极（低电位动作）与共阴极（高电位动作）要如何使七段显示器发光呢？对于共阴极规格的七段显示器来说，必须使用“ SinkCurrent ”方式，亦即是共同接脚COM VCC并由Cyclone II FPGA 使接脚成为高电位,进而使外部电源将流经七段显示器，再流入Cyclone II FPGA 的一种方式本实验平台之七段显示器模块接线图如下图4,5所示。此平台配置了八组共阳极之七段显示器，亦即是每一组七段显示器之COMS脚，均接连至 VCC电源。而每一

3、段发光二极管，其脚位亦均与Cyclone II FPG岷连。四位一体的七段数码管在单个静态数码管的基础上加 入了用于选择哪一位数码管的位选信号端口。八个数码管的a、b、c、d、e、f、g、h、dp都连在了一起，8个数码管分别由各自的位选信号来控制，被选通的数码管显示数据，其余 关闭。图4.5、七段显示器模块接线图EUJrl|口回 R 1. I(日0山田 f Jfclu广二LL五F 匚.|匕口巨 L Ll-lnpSZRSI .TIJrl1EM 寸 h吕mm!-口 一二r-.lITJll-'llfcjlww h«|口鬲1111世 lunlnl他 吕 口 PIO臂 F 1IPI口叫

4、常 Iriov DUJR =七段显示器之常见应用如下?可作为与数值显示相关之设计。电子时钟应用显示倒数定时器秒表计数器、定时器算数运算之数值显示器七段显示器显示原理它是由八个发光二极管所构成七段显示器可用来显示单一的十进制或十六进制的数字,的（每一个二极管依位置不同而赋予不同的名称，请参见图4.1 ）。我们可以简单的说，要产生数字，便是点亮特定数据的发光二极管。例如要产生数字0，须只点亮A、B、C、D E、F等节段的发光二极管；要产生数字5，则须点亮 A C D、F、G等节段发光二极管，以此类推，参见图 4.6。因此，以共阳极七段显示器而言，要产生数字0，必须控制Cyclone II FPGA

5、 芯片接连至 A、B、C D、E、F等接脚呈现“低电位”，使电路形成通路 状态。表4.1则为共阳极七段显示器显示之数字编码。aaBBsaeaaa图4.6、七段显示器显示阿拉伯数字表4.1、共阳极七段显示器显示数字编码资料DPGFEDCBA16进制011000000C0111111001F9210100100A4310110000B0410011001995100100109261000001082711111000F881000000080本实验要求完成的任务是在时钟信号的作用下，通过输入的键值在数码管上显示相应的键值。在实验中时，数字时钟选择1KHZ作为扫描时钟，用四个拨动开关做为输入，当四

6、个拨动开关置为一个二进制数时，在数码管上显示其十六进制的值。实验箱中的拨动开关与FPGA勺接口电路，以及拨动开关FPGA的管脚连接在实验一中都做了详细说明，这里不在赘述。4-2所示,数码管显示模块的电路原理如图FPGA74HC245a b c def gap息 白 a s在下叼H rlSlb fl71b图4-2数字时钟信号模块电路原理三实验步骤（本实验用VHDL文本语言实现八位七段数码管动态显示，当然也可用 Quartus的图形输入 法实现八位七段数码管动态显示）1.下面我们建立一个八位七段数码管动态显示的VHDLX程1）选择开始 > 程序> Altera > Quartus

7、II5.1 ,运行QUARTUSII软件。或者双击桌 面上的QUARTUSII的图标运行 QUARTUSI软件，出现如图1-3所示。图1-3 QUARTUSII软件运行界面2）选择软件中的菜单File > New Project Wizard ,新建一个工程。如图 1-4所示。Mrv Ft jr？ri I!； Int kpiIwitI 11 iinThr Yuw FfhilI "/1必匚1 hln jow 匚11Mm w n* /口115ct -nd piHirrin切吁 precl sclingi ircludrc Ihe lalmnn PiGjBC-i name mnd d

8、iiectcrHai总 i- rhe Bupk曾dmign enttp PinE liM find limiifliFs T argct dcvcc HbiV and deMcc ELtool tiings"rem =an uh-dtige the foi dti Ewstrig ptcjed. and 斗eci冷 ddiional 加,4前de iMtiirm ftjifri 'll it SelnL i C!Uii rndrid 隆；山11力|«心 niMiul Tm Cefi 匕7出 the “dfixisol the S ectinc? dloq to<

9、; 口f6GlMnaiiy t。鹏 pEect厂 即 W &而而 /用餐苻口面而而,盲取改口0七7ini ill I则送图1-4新建工程对话框3）点击图1-4中的NEXTS入工作目录，工程名白设定对话框如图1-5所示。第一个输入框为工程目录输入框，用户可以输入如e:/eda等工作路径来设定工程的目录，设定好后，所有的生成文件将放入这个工作目录。第二个输入框为工程名称输入框，第三个输入框为顶层实体名称输入框。用户可以设定如EXP1, 一般情况下工程名称与实体名称相同。使用者也可以根据自已的实际情况来设定工程名和顶层文件名。注：本处的顶层文件名必须和程序的实体名一致，否则编译会出错。图1-

10、5指定工程名称及工作目录NEXT进行器件选择对话4）点击NEXT进入下一个设定对话框，按默认选项直接点击框。如图1-6所示。这里我们以选用 Cyclonell系列芯片EP2c35F672C8为例进行介绍。用 户可以根据使用的不同芯片来进行设定。Hu v Pt u j uu L Ti.xar J.: P iL»j.ly II JOuvico £占11工£1忆玷 Ijj&h后 3 ufSefecr Hie Wmb ind devcc p口u 野arH to rrger Ion ccttpIhpouFiriiM.T占匚尸I d，炉h 广 昌Hto fivife

11、sHpel,ftd by Fitlnr from 酢论隘出ilafri括 dcM*' Svi'* §pcfic dvii- srfprl«d in Avm4鼻心占亩n" id芯片所在的星刊名竦EPi£M 1441 iiEP2C8T144 国EPC2 口 F256c 日EP0OF256igLKC20F-13-CC6FPTnF434l8tP2CUQi!4X01 £馨禺3rl所选用的芯片名WFillms 巳司卜司口产PHeount:居片的级别rP：U35FG72tE235FGEg IEP2C3f5UQ4C0 EPHlUF4d “E 1

12、1 ' 1 -in 4niin EP2C50F672CS I P J KIILMHHUOTOHFIQF，dH和G 口魅出l_iirif l i'd1图1-6器件选择界面首先在对话框白左上方的Family下拉菜单中选取Cyclonell ,在中间右边的 Speedgrade下拉菜单中选取 8,在左下方的Available devices框中选取EP2c35F672C8点击NEXT完成器件的选取，进入EDA TOO段定界面如图1-7所示。W W DAdeogn cni疗”辿醐ai更tootB tDAsimulaiicm tool：" IDA tning ar巨臃修 tae

13、tI Design Carrpii* |L R jf g:电 tool Ltonaticaly !o 沙Hh心/" Ihc cur'cnt desigri| ModlS ioi (VHDL)= |I- rtjn Gat? Lc/d OiiiLikalioii 口独山口1日1兀回dqi： cnTTpihGiin| PimcTimr (HlDL) |F" Hjn 除法 t ctpTiUcly afer UQEPil atiarFiMEl取施 | e. Fro icct Vizard: EDA lool Setltinpe Lp«iic 4 of 5JS口eci

14、fv he dthcr EDA took - m addhion3 Hp juaitut II solMaft u?cd with Ihc project.图1-7 EDA TOOL对话框5）按默认选项，点击Next出现新建工程以前所有的设定信息，如图 1-8所示，点击Finish完成新建工程的建立。图1-8新建工程信息2、建立VHD段计文件1）在创建好设计工程后，选择 File > NEW 菜单，出现图1-9所示的新建设计文件类 型选择窗口。这里我们以建立VHD及计文件为例进行说明。Device Des由 FilesHoSoftware Files | Othar Files |AHD

15、L FileBlock Diagrarm/5 chematic FileEDIF FileSOFT Biikler SystemVerilog HDL FileVHDLFk5庚/电的弹 > 峙飞ftM VhiH xMil图1-9新建设计文件选择窗口2）在New对话框（图1-9）中选择 Device Design Files 页下的 VHDL File，点击 OK按钮，打开图形编辑器对话框，如图1-10所示。图中标明了常用的每个按钮的功能3）在文本编辑器中输入如下VHDLS序：-下面是引用库library ieee; -库函数use ieee.std_logic_1164.all;- 定义

16、了 std_logic数据类型及相应运算use ieee.std_logic_arith.all;-定义了 signed 和 unsigned 数据类型、相应运算和相关类型转换函数use ieee.std_logic_unsigned.all;-定义了一些函数，可以使 std_logic_vector类-型被当作符号数或无符号数一样进行运算-下面是构造实体entity exp4 is -exp4为实体名port( clk : in std_logic;-定义动态扫描时钟信号key : in std_logic_vector(3 downto 0);-定义四位输入信号定义八位数码管del : o

17、ut std_logic_vector(2 downto 0)位置显示信号）；end exp4;-结束实体architecture whbkrc of exp4 is -whbkrc为结构体名begin - 以begin为标志开始结构体的描述process(clk)- 进程，clk变化时启动进程variable dount : std_logic_vector(2 downto 0);-变量，计数beginif clk'event and clk='1' then-检测时钟上升沿dount:=dount+1;-计数器 dount 累加end if;del<=dou

18、nt;-片选信号end process;-结束进程process(key)- 进程，key变化时启动进程begincase key iswhen "0000" => ledag <="0111111"-七段数码管显示 0when "0001" => ledag <="0000110"-1when "0010" => ledag <="1011011"-2when "0011" => ledag <="

19、;1001111”;-3when "0100" => ledag <="1100110"-4when "0101" => ledag <="1101101"-5when "0110" => ledag <="1111101"-6when "0111" => ledag <="0000111"-7when "1000" => ledag <="111

20、1111"-8when "1001" => ledag <="1101111"-9when "1010" => ledag <="1110111"- Rwhen "1011" => ledag <="1111100"-bwhen "1100" => ledag <="0111001”;-C when "1101" => ledag <="10111

21、10"-d when "1110" => ledag <="1111001”;-E when "1111" => ledag <="1110001”;-F when others => null;end case;end process;- 结束进程end whbkrc;-结束结构体关于VHDL我们以上面八位七段数码管显示程序为例来解释VHDL的语法构成，以使大家对VHDLW个整体的把握。一个VHDL程序有三部分构成，其为 ：1 .库和包library（设计资源）；2 .实体entity（外部端

22、口）3 .结构体architecture（部结构）库和包library（设计资源）的介绍本程序中用到3个库函数包：如下 ：1.1 use ieee.std_logic_1164.all;-定义了 std_logic 数据类型及相应运算1.2 use ieee.std_logic_arith.all;-定义了 signed 和 unsigned 数据类型、相应运算-和相关类型转换函数1.3 use ieee.std_logic_unsigned.all;-定义了一些函数，可以使 std_logic_vector-类型被当作符号数或无符号数一样进行运算补充：当使用库时，需要说明使用的库名称，同时需

23、要说明库中包集合的名称及围；每 个实体都应独立进行库的说明；库的说明应该在实体之前；经过说明后，实体和结构体就可以自动调用库中的资源； 实体entity（外部端口）entity exp4 is -exp4 为实体名号port（ clk : in std_logic;-定义动态扫描时钟信key : in std_logic_vector(3 downto 0);-定义四位输入信号ledag : out std_logic_vector(6 downto 0);-定义七位输出信号del : out std_logic_vector(2 downto 0)-定义八位数码管位置显示信)；end exp

24、4; 一结束实体I/O )的端口信息，它并实体说明主要描述对象的外貌，即对象的输入和输出(不描述器件的具体功能。在电路原理图上实体相当于元件符号。CLK-del(2 0)Key (3.0 ) ledag(7 - -0)图4-9实体exp4中描述如上图4-9输入和输出(I/O )的端口信息结构体architecture(部结构)结构体具体指明了该设计实体的行为，定义了该设计实体的功能，规定了该设计实体的数据流程，指派了实体中部元件的连接关系。architecture whbkrc of exp4 is -whbkrc为结构体名begin - 以begin为标志开始结构体的描述process(cl

25、k)- 进程，clk变化时启动进程variable dount : std_logic_vector(2 downto 0);-变量,计数beginif clk'event and clk='1' then-检测时钟上升沿dount:=dount+1;-计数器 dount 累加end if;del<=dount;-片选信号end process;-结束进程进程，key变化时启动进程process(key)- begincase key is七段数码管显示0when "0000" => ledag <="0111111”;-

26、 when "0001" => ledag <="0000110"-1 when "0010" => ledag <="1011011”;-2 when "0011" => ledag <="1001111”;-3 when "0100" => ledag <="1100110”;-4 when "0101" => ledag <="1101101”;-5 when "

27、;0110" => ledag <="1111101"-6 when "0111" => ledag <="0000111"-7 when "1000" => ledag <="1111111"-8 when "1001" => ledag <="1101111"-9 when "1010" => ledag <="1110111"- R when

28、 "1011" => ledag <="1111100"-b when "1100" => ledag <="0111001"-C when "1101" => ledag <="1011110"-d when "1110" => ledag <="1111001"-E when "1111" => ledag <="1110001"-F

29、 when others => null;end case;end process;-结束进程end whbkrc;-结束结构体4）点击保存按钮，弹出如下选项，将其名命名为exp1 ,如下图保存为2£15）对件进疝si mul西ti专口 七im in目 谪叼9. viii设计文行编译文件名.)：ezpllvhd俣存类型.|mL File >. Vhd;t.vm5三叵 Add fie to current project保存 |取消QUARTUSII编译器窗口包含了对设计文件处理的全过程。在QUARTUSII软件中选择processin>start compilati

30、on 菜单项，就会自动编译，出现QUARTUSII的编译器窗口,如下图所示昌 _| AEenblcr昌 Timifig Analyir昌EDA JieUist fri日口盯工口工lx，何51mR«viiicn HaneTop-1 sttl Entity 电FamilyDevi ceTotal FLLs* t jTtll Mr：ng 3 hwt 外"3口口 3RD, ffr WX JrtF力工 引pwl - rktnp-i t看i«rfitting rflirdtT 生， 口iE口 Qe kt t-E.> IT Tl t k kt vnii fe-fcbv i

31、.FnX. J ftui-吗 11 -f arrni fcrx4/ IjiEs + 北单+鼻+晕单+*鼻*“/*4 *4L*V* 卓*嚎 *4L*V* 卓* 氧 上期 e 午vrEw H >-s?r1H.i!T J TiiE 口匚尸 it epr Mtr-r*BidLHkt3 |3rf"a'la'B?Df f <ra »ii*<i lh.'s £a«rpl -c .国1I J rT.FnSfr :Y i wp r t i,., f ii 1 c-rnuMilJ v -.I。nfrwMK Mnn' mvi

32、七如果文件有错，在软件的下方则会提示错误的原因和位置，以便于使用者进行修改直到设计文件无错。整个编译完成，软件会提示编译成功,3 . 1 DU"Q I IQ JIU/S/EU3 J«xplCyclone IIEP2C3SF6T2C8FreliminaryYesfi / 33.216 1 < 1 » )0LB ； 475 ( 3 * )00 / 463, 640 ( 0 %.)0 / TO ( 0 % )0/4 ( 0 % )3管脚分配在前面选择好一个合适的目标器件（在这个实验中选择为 EP2c35F672C8,完成设计的分析综合过程，得到工程的数据文件以后，

33、需要对设计中的输入、 输出引脚指定到具体的器件管脚，指定管脚称为管脚分配或管脚锁定。这里介绍两种方法进行管脚锁定。1）点击Assignments菜单下面的 Assignment Editor ,进入到引脚分配窗口。如 图1-15所示。The AfisianrrBnt. Edtor is the irltE-fsze Fm credthg fdfcJn口 and vevinQ ndidiidl esianrrLertSj including pn assiannentsi n th 11Ta create： proicLl-iMrie 暮$崛nEntzn me dhe 5Mtidial口u Lm

34、 f能si jiimuhE Ehu). SeleLt Ihe ubedDiy hhv Hvant Lq jiedtCi.edi：i of view«>Mnrrcrt> i (JeCNojuiy。日l Thedd'sult ptegcr力 All.i dsklay>3gmumtsioodfitlfor I db寸e Fflniyj the individual gsfcmiant GatEQG di昨My 口nk the gwqTTcrts th«t arc IwdFur th匕 target 而wim 5s the h Dor bo displar

35、f and e dt 出3qnraents Fm spcufic. nodes and cnbtics. Refer to the Quartus II orline Hdp fcr nwrr detailed irforn d<5lgrm*nfe ord the Aiserimert Cdtsi .& .：、图1-15 进入引脚分配界面首先将要分配管脚的信号放置在To下方。双击To下方白N « New，如图1-15所示则会出现如图1-16所示界面。选才N Node Finder进入如图1-17所示的Node Finder对话框界面。按图 1-17中样例 设置参数。在F

36、ilter 窗口选择Pins :all ,在Named®口中输入"*"，点击List在Nodes Found 窗口出现所有信号的名称，点击中间的按钮则Selected Nodes窗口下方出现被选择的端口名称。双击 。侬钮，完成设置。进入管脚分配窗口，如图 1-18所示。图 1-17 Node Finder 对话框FromToAssanment NameVelueEnabkdrr1i#k£yO2LocationVmj Kry团LocaliiDinYes4皿Location5<iledagDLocationfesE也利村也口Location旧丁Bia招

37、团Location8Q后加3LocahonVesg。区明口LocationVes吗5LOCdUOl l修M回盟回I ocahon餐1?delOLocabonVftS13LocationVesU_3 M之LocationVcsIS&LocationesLocation'归5Locahones阳番局和Lor iilisn<<ne>><<new>><<new>>图1-18 管脚分配在图1-18中以锁定端口 key0的管脚为例，其它端口的管脚锁定与其基本一致。选择端口 key0的对应Assignment Name待

38、其变为蓝色，双击之，出现下拉菜单选取如图1-18所示的 Location (Accepts wildcards/groups )选项。选择端口 key0的对应 Value 栏，待其变为蓝色，依照表 1-2所示的硬件与 FPGA的管脚连接表(或附录)，输入对应的管脚名AC22,按回车键，软件将自动将其改为 PIN_ AC2Z同时蓝色选择条会自动跳转到 Value栏 的下一行，这表明软件已经将输入端口 key0分配到FPGA勺AC22弓I脚上，如图1-19所示。ToAssignment NameVaLeEnabledI-heyfOLocationP1N_RC 在Yesike 疝LocationYm

39、回LocationYbsIL>-key3LocatioriYest>ltdsgOLftcatianYes,一zledagfiLocationVes饪IE明LamMn丫彳Ql前为3LocationYes2ledag LocatbnYesBledag LocationVes31闻明LocationVesQ/画LocationYe5LocationVesBdel 团LamMnYesdkLocationYmdelLocationYes事keyLocationYesLocationYes用同样的方法，依照表 4-2和所示的硬件与 FPGA的管脚连接表（或附录），对其它端口进行管脚分配，如图1

40、-20所示。FromToAssignment: MameValueEnabledW'keyCOLocationPIN.AC22VeskeylLocationPIN_A 口 £3¥851人乳2LC'CationPIN_AB8Yes一33LocationPIN_AA9Yes_>ledag0iJLocationPIPJ_VI7Yes,ledaglLocationPIM刖 IBVes2 led叫凶LocationPIN.W15VesQ led 明3LocationPIN.L10Ves0Eao4LocationPTM_V14Vrs"一4二或,4Loca

41、tionpiiy_yi3Yes<>ledag6LocationPIN_W1?Yes,Jdel0LocationPIPJ_U12Yesl7 cMi_LocationPIN_V2CYes2#l团LocationPIN_V21YesLocationVes哥曲1LocationYet激ikeyLocationYesdledagLocationYes«nebv>>图1-20所有引脚全部分配结束后的软件窗口端口名使用模块信号对应FPGAf脚说明CLK数字信号源N2时钟为1KHZKEY0拨动开关K1AC22二进制数据输入KEY1拨动开关K2AD23KEY2拨动开关K3AB8

42、KEY3拨动开关K4AA9LEDAG0数码管A段V17十六进制数据输出显示LEDAG1数码管B段W16LEDAG2数码管C段W15LEDAG3数码管D段L10LEDAG4数码管E段V14LEDAG5数码管F段V13LEDAG6数码管G段W12DEL0位选DEL0U12DEL1位选DEL1V20DEL2位选DEL2V21表4-2端口管脚分配表值得注意的是，当管脚分配完之后一定要进行再进行一次全编译，以使分配的管脚有效。4、对设计文件进行仿真1）创建一个仿真波形文件，选才i QUARTUSI软彳File>New ,进行新建文件对话框。如图1-24所示。选取对话框的 Other File 标签

43、页，从中选取 Vector Waveform File ，点击OK按钮，则打开了一个空的波形编辑器窗口，如图 1-25所示。图1-25 波形编辑器图1-24 新建文件对话框2）设置仿真结束时间，波形编辑器默认的仿真结束时间为1科5根据仿真需要，可以自由设置仿真的结束时间。选择 QUARTUSI软件的Edit>End Time命令，弹出线路束时间对 话框，在Time框办输入仿真结束时间，点击。侬钮完成设置。3）加入输入、输出端口，在波形编辑器窗口左边的端口名列表区点击鼠标右键，在弹 出的右键菜单中选择Insert Node or Bus 命令，在弹出的 Insert Node or Bus

44、对话框如图1-26所示界面中点击 Node Finder 按钮。图 1-26 Insert Node or Bus 对话框在出现的Node Finder界面中，如图1-27所示，在Filter列表中选择 Pins : all ,在Named®口中车入"*"，点击List在Nodes Found窗口出现所有信号的名称，点击中间的按钮则Selected Nodes窗口下方出现被选择的端口名称。双击O侬钮，元成设置，回到图1-26所示的Insert Node or Bus对话框，双击 OK按钮，所有的输入、输出端口将会在端口名列表区显示出来，如图1-28所示。图1-28

45、 在波形编辑器中加入端口4）编辑输入端口波形， 即指定输入端口的逻辑电平变化，在如图1-28所示的波形编辑窗口中，选择要输入波形白输入端口如clk端口，在端口名显示区左边的波形编辑器工具栏中有要输入的各种波形，其按钮说明如图1-29所示。根据仿真的需要输入波形。以添加输入端口波形clk为例来讲解如何操作：在添加完输入，输出端口后，在每个端口的左边会 出现I或者O字样，分别代表输入，输出，我们只需要添加输入端口波形，首先单击Edit- Edn Time左边第一行输入10 ,第二行输入us ,完毕后单击 OK完成了整个仿真时间的设置。然后用波形编辑工具选中 Clk的0到40ns后，然后单击高电平，该段波形高 电平1,用同样的方法编辑其他时段的波形和其他输入端口的波形，参照图1-30编辑输入端口波形。40ns,否则很可能由注：输入波形的时间不能过小，最好能达到每段波形最小间隔于延时造成结果的不如意。完成后如图1-30所示。最后选择软件的File>Save进行保存。选择工具A文本工具波形编辑工具一弟-缩放工具全屏显示恒查找替摸耒初始化双辰未如状态保电平-U J-L ”高电平高阻/定弱未知悉弱低电平柜鹿弱高电平无关状态w IIW -Aj-unj反向计数值一施