平台FPGA架构用于复杂嵌入式系统

1、平台FPGA架构用于复杂嵌入式系统        设计嵌入系统的主要挑战来自于需要同时优化众多设计因素。这些需要优化的设计因素包括单位成本、NRE（不可回收工程）成本、功率、尺寸、性能、灵活性、原型制造时间、产品上市时间、产品在市场生存时间、可维护性、可重配置能力、工程资源、开发和设计周期、工具、硬件/软件划分，以及其他许多因素。Virtex-II ProTM平台FPGA产品基于高性能的Virtex-IITM结构，为嵌入式系统设计提供了一个极灵活的解决方案。利用Virtex-II ProTM器件，嵌入式系统设计人员

2、可以在单片器件内集成范围广泛的硬和软IP核心，其中的硬件和固件具有可升级能力，从而可延长产品的在市场生存时间。Virtex-II 结构的可编程能力降低了系统开发时间并使单个平台FPGA解决方案可适用于多种应用。Virtex-II ProTM FPGA使系统设计人员可在整个开发周期中对系统进行优化，同时还为硬件和软件设计任务折衷提供了无与伦比的协同设计灵活性。硬件/软件系统划分允许设计人员可以控制以效率最高的方式实现所需要的功能。Virtex-II ProTM平台FPGA产品提供了一个可以满足多种应用的处理、DSP和连接功能要求的平台，这些应用包括光学网络系统、千兆位路由器、无线蜂巢式基站、调制

3、解调器阵列、专业视频广播系统、测试和测量设备、生物医疗系统、工业控制器，以及其他许多应用。下面我们重点列出了Virtex-II ProTM平台FPGA的主要特性和功能。 Rocket I/OTM 收发器Virtex-II ProTM 器件提供了高达16个千兆位并串和串并收发器，可以支持不同的高速串行标准，如Gigabit Ethernet、 Fiber Channel、 Infiniband、 Serial ATA、 RapidIO、 3GIO、 Aurora、 和XAUI。其通道绑定功能可以结合多个通道提供高于3.125Gb/s的数据传输速率。Rocket I/OTM收发器支持物理媒体附加子

4、层（串行化器、并串转换器、时钟和数据恢复、发送/接收缓冲器）和物理编码子层（8B/10B编码器/解码器和弹性缓冲器）。PowerPCTM 405 处理器18位×18位 乘法器Virtex-II ProTM 器件提供多达216个嵌入式18位×18位二进制补码乘法器。这些嵌入式乘法器为实现18位× 18位带符号乘法提供了一个快速高效的方法。一个乘法器模块与一个SelectRAM存储器块相关联。乘法器模块针对利用块SelectRAM一个端口的数据进行了优化。利用这些乘法器，读取/相乘/累加操作和DSP滤波器结构变得异常快速和高效率。SelectRAM存储器和乘法器资源都

5、连接到四个交换矩阵以实现与通用布线资源的连接全局时钟高频率设计需要低畸变的高级时钟分配。在多数大密度设计中通常需要大量全局时钟。所有的Virtex-II ProTM器件都包含16个全局时钟缓冲器，支持16个全局时钟区域。这些时钟域支持进行更高水平的逻辑集成，并免除了进行复杂的时钟树分析的需要。16个时钟缓冲器还是“无毛刺”同步2:1复用器。这些复用器可以在任意时间在两个异步（或同步）时钟间进行切换。（点击小图看大图）片上存储器（OCM）控制器OCM控制器在FPGA中的块RAM和嵌入式PowerPCTM405处理器核心执行单元间提供一个专用的接口。PowerPCTM核心上的OCM信号旨在提供对固

6、定大小的指令和数据存储器空间的超快速访问。OCM接口具有与缓存同样的访问时间。由于缓存为来自其它存储器资源的缓冲代码而保留，因此OCM减小了缓存的更新频率。双口块RAM可做为OCM在处理器核心和FPGA结构间实现一个高效率的共享式高速缓存存储器接口。Block SelectRAM (BRAM) 资源除了分布式Select RAM存储器（可级联16位×1位）以外，Virtex-II ProTM器件还包含了大量18kbit的块状SelectRAM（BRAM）。BRAM存储器是真正双口（True Dual-Port）RAM，在器件内提供了大量快速分散的存储器块。BRAM存储器的总量随着Vi

7、rtex-II Pro器件的规模而增长（高达3.8Mbit）。18Kb每块的BRAM块是可级联的，从而可支持更深和更宽的存储器设计，同时通过专门的布线资源使得时序代价极小。单端 SelectI/O 资源对更复杂系统的需求、时钟速率的提高和对更小芯片到芯片间延迟的要求推动了更高性能I/O的发展。Virtex-II ProTM FPGA系列包括了高度可配置的高性能的可支持范围广泛的I/O标准的单端SelectI/O模块。Virtex-II ProTM SelectI/O模块支持下列单端I/O标准：GTL+、HSTL (I, II, III, 和 IV)、 SSTL3 (I, 和 II)、 SSTL

8、2 (I 和 II) 、 LVTTL、 LVCMOS(15, 18, 25, 和 33)、PCI33_3、 PCI66_3、 PCIX 和 GTL。数字控制阻抗匹配（DCI）DCI为发射器和接收器提供了片上端接。这样就不再需要电路板上大量的外部端接电阻，降低了电路板的布线困难和器件数量，同时由于消除了端头反射（发生在端接电阻离传输线的端点太远时），还改善了信号完整性。利用DCI，端接电阻离输出驱动器或输入缓冲器尽可能近。因此，完全避免了端头反射。DCI动态地调整I/O阻抗，使其等于外部参考电阻。软智力产权（IP）核心软IP核心为设计增加了功能和灵活性。由于其灵活性特点，还可利用软IP核心对产品

9、进行较小的升级或对在设计的生命周期中段进行升级，从而延长产品生命周期。许多软核心都可用于Virtex-II ProTM器件。由于具有多达450万FPGA门，设计人员可在一块Virtex-II ProTM FPGA器件中集成多种不同的核心。Gigabit Ethernet MAC、10/100 Ethernet MAC、多种不同的存储器控制器、ATM Utopia Level 2、总线仲裁器、 I2C、 UART、和SPI等就是Xilinx为Virtex-II ProTM 设计提供的IP核心的一些例子。Xilinx公司的System Generator 工具可利用CoreConnect互连总结架

10、构自动集成PowerPCTM和选择并定制的软外设。更大的集成度和更小的尺寸大多数印刷电路板都布满了众多不同的器件，如存储器、逻辑器件、微处理器、端接匹配电阻，以及多种其他元器件。Virtex-II ProTM FPGA集成有嵌入式微处理器核心多通道Rocket I/OTM收发器，再配合丰富的软IP核心，从而在单个芯片中即集成了上面提到的多种器件。因此，这大大提高了灵活性、性能，并降低了材料清单成本。可综合的软IP核心可以为设计带来多种功能，并提高设计的灵活性。软IP解决了许多上市时间问题，还简化了设计验证。图1示意出了一个典型千兆位以太网路由器的框图。其中Memery Controller、F

11、PGA、PLD以及Port Controller MAC模块可以利用Xilinx或其联盟IP合作伙伴所提供的软IP核心代替的数字器件。Virtex-II ProTM的可编程特性使嵌入式系统设计人员可在整个开发周期中对系统进行优化，并为硬件和软件设计折衷提供了无与伦比的协同设计灵活性。软件 /硬件划分可提供效率最高的解决方案。以软件方式完成硬件任务成本较低但速度慢。用硬件来完成软件任务速度快但成本高且效率也不高。Virtex-II平台FPGA器件可以在软件和硬件实施间实现实用的平衡，同时还可提供基于设计规范和要求的最佳解决方案。当今的许多通信标准和协议还不成熟，并仍处于持续的演化进行中。在很多情

12、况下ASIC和ASSP解决方案并不适用，因为它们不能随着标准的演化而改变。FPGA是这种情况下的理想选择，因为他们有可配置的结构，可以容易地实现、重新配置和升级（甚至可通过因特网）新的标准和协议。通信系统（或任何具有多种协议的系统）中存储的不同协议也要求内置协议变换功能。Virtex-II ProTM FPGA可以非常好地完成此类重要任务。更少的电路板器件也意味着需要更小的电路板空间，因此,系统成本中又可节约每层每平方英寸达0.22美元的成本。对于一块26层的电路板，这意味着每平方英寸平均5.88美元的成本。图2示意出图1中可实现成本/器件节约的地方。总结Virtex-II ProTM FPGA可在高性能FPGA结构中实现软IP核心，具