数字电子系统设计(CPLD)

1、数字电子系统设计（CPLD）实验指导书中国矿业大学电工电子教学实验中心2001年11月目录第一部分CPLDEE 实验开发系统及配套软件简介第一节CPLDEE 实验开发系统简介第二节CPLDDN 下载软件简介第二部分数字电子系统设计实验实验一简单逻辑电路设计与仿真实验二译码与寄存器电路设计与仿真实验三实验四分频程序设计与12归1电路实验五利用硬件描述语言进行数字钟设计实验六实验七BCD 码转换电路设计实验八数据采集与显示电路设计实验九LPM 88实验十CPLD 间串行通信（单工）综合实验一数字系统设计与单片机接口实验一综合实验二综合实验三数字系统设计与单片机接口实验三综合实验四数字系统设计与单片

2、机接口实验四综合实验五综合实验六CPLD 与计算机双工串行通信实验综合实验七CPLD 与计算机并行口通信实验第一部分CPLDEE 实验开发系统及配套软件简介第一节CPLDEE 实验开发系统简介目前，随着大规模可编程器件在市场上的应用越来越广泛，各高校都相继开出了这门课程，为了配合高校EDA 技术的教学、实验以及科研人员的设计开发，我们推出了CPLDEE-4系列实验开发装置。本实验装置是在世界银行贷款招标标书要求的基础上设计并有所突破，广泛适用于教学和科研，面向本科教育、研究生教育及科研开发。1. 系统基本特征配备：本实验箱配有三家公司（altera 低电压1k 系列（3万门以上）、lattic

3、e 的isp LSI1032E 70LJ84、xilinx 的xc 95108系列）芯片下载板，适用范围广泛。资源：芯片门数最多达到10万门（ACE X1K100），管脚可达208脚。编辑方式有图形编辑，文本编辑，波形编辑，混合编辑等方式，硬件描述语言有AHDL ，VHDL ，Verilog -HDL 等语言。主板功能：配有模拟可编程器件isp PAC 器件系列，突破传统的EDA 实验箱一般只做数字电路实验的模式，用户可以在实验箱上通过的模拟可编程器件进行模拟电子的开发训练。实验箱配有10个数码管，（包括6个并行扫描数码管和4个串行扫描数码管）。个数据开关，4个脉冲开关，数据开关和脉冲开关可配

4、合使用，也可单独使用。A D 转换，采用双AD 转换，有常规的8位A D 转换器AD C0809，还可以适配位数较高，速度较快的12位A D 转换器MAX196。D A 转换器，采用学生所熟知的芯片DAC0832.通用小键盘，本实验箱提供16个微动开关（4X4），可通他们方便的进行人机交互。单片机扩展槽，由于实验箱上的所有资源（如数码管、数据开关、小键盘等）都可以借用，因此通过此扩展槽可以开发单片机及单片机接口实验。外围扩展口，为了便于开发，本实验箱还预留一个40PIN 的扩展槽，用以与外围电路的联接。2. 本实验箱可完成的实验本实验箱用作数字系统设计实验。可完成的基础实验：各种传统数字电路实

5、验AHDL 、VHDL 、VE RIL OG 语言描述数据显示译码设计语言描述设计加法器，乘法器，计数器，数字钟，分频器，数字频率计等常用的数字实验键盘去抖与译码实验状态机设计实验A/D、D/A转换可编程仪用放大器，通用放大器可编程模拟滤波器可完成的较复杂实验复杂数字电路实验，如八位BCD 转换、20位以内乘法器等数据采集与显示（可配合MAX196进行12路的A/D采样）用内部EAB 技术实现各种数学函数运算。PC 机与CP LD 之间的串行及并行通信单片机与CPLD 之间的异步串行通信CPLD 与CPLD 之间的串、并行通信单片机课程的各种实验工业控制用微处理器方案其实现。3. 利用本实验箱

6、可开发的实验由于本实验箱设计考虑周全，因此，除了能完成数字系统的实验外，还可以开发使用单片机实验，模拟电子实验，通信原理实验、计算机组成原理等一系列学科的实验，体现出很强的开发性AS K 、FSK 、PSK 调制与解调实验通过单片机扩展口与单片机开发机配合，本实验箱中的所有资源都可以被单片机借用，可以完成单片机课程中复杂的实验。可以开发单片机接口实验，利用已开发成功的模块如8255、8155、8279等进行进行各种单片机接口实验。利用四型实验/开发系统可以很方便进行单片机、CPLD 及单片机CP LD 综合工业设计。计算机组成原理的大部分的实验可以利用本系统完成。4. 详细的管脚说明下面详细的

7、介绍有关电路组成：（1）时钟源本实验器CPLD 芯片由4M 晶振提供振荡频率，接与P183管脚，同时还有4M(可分频至1000Hz 接在CPLD 的对应管脚P184管。为了方便操作，还为系统提供了约1Hz 1MHz 连续可调的时钟信号，接至CPLD 的P78脚，通过调节短路夹J1和J2来改变其输出频率值。11.0592M(或22.1184MHz 的时钟信号接于CP LD 的80脚(P80 。（2）输入开关本实验器中的开关设计新颖独特，有创意，与一般电路中的开关设计不同。本实验器中有个数据开关（SW1SW16），4个脉冲开关（KP 1KP 4）。在通常状态下数据开关和脉冲开关为低电平。数据开关和

8、脉冲开关可配合使用，也可单独使用。若二者配合使用，在数据开关为低电平时，按下脉冲开关则产生一个高脉冲；在数据开关为高电平时，按下脉冲开关则产生一个低脉冲。其中个数据开关与CP LD 的管脚的连接情况依次为:SW1-P 94，SW2-P 95，SW3-P96，SW 4-P97，SW5-P 99，SW6-P 100，SW 7-P101，SW8-P 102，SW9-P 103，SW10-P104，SW11-P111，SW12-P112，SW13-P113，SW14-P114，SW15-P115，SW 16-P 116。同时与数据开关和CPLD 相应引脚相连的还有16个LED 显示管，可以作为输出使用

9、。在作为输出时，不论数据开关和脉冲开关为高电平还是低电平，均不影响其状态。脉冲开关（KP 1KP 4）与CP LD 的管脚的连接情况依次为P94,P 95,P 96, P97与数据开关SW 1SW4复用CPLD 管脚。脉冲开关经RS 触发器去抖动之后，便可实现在数据开关为高电平时产生一个负脉冲，在数据开关为低电平时产生一个正脉冲。此电路极适合作计数器，暂存器的脉冲输入、分析测试观察用。（3）数码管显示本实验器有0个数码管（SEG1SE G10），采用共阴极段LE D 显示。其中SEG1SE G 2采用静态显示方式，SEG 3SE G10采用动态扫描显示方式。数码管SEG1SE G10与CP L

10、D 的对应管脚接法为：SEG 1(a,b,c,d,e,f,g ,p P142,P 143,P144,P147,P148,P149,P150,P157SEG 2(a,b,c,d,e,f,g ,p P158,P 159,P160,P161,P162,P163,P164,P166其中SEG 1、SEG 2的段LED 显示输入端分别与个LED 管相连且同时显示。SEG 3SE G6的共阴公共端G 经反向器分别与CP LD 的对应管脚170,P 172,P173,P174相连，由其控制实现各位分时选通，动态扫描。SEG 3SEG6(a,b,c,d ,e,f,g,p 的各段与CPLD 引脚的对应关系为：P

11、175、P176、P177、P179、P180、P186、P187、P189。SEG 7SE G10的共阴公共端G 经反向器分别与CPLD 的对应管脚190,P 191,P192,P193相连，由其控制实现各位分时选通，动态扫描。SEG 7SEG10(a,b,c,d,e,f,g ,p 的各段与CPLD 引脚的对应关系为：P195、P196、P197、P198、P199、P200、P202、P203。（4）A D 转换本实验器A D 转换采用双AD 转换，有8位A D 转换器AD C0809与12位A D 转换器MAX196。对于AD C0809本实验器只使用了一路模拟量输入IN-1，其余个模拟

12、量输入端均接到扩展槽COM 5。用户可实现最多7路模拟量分时输入。ADD-A,ADD-B,ADD-C 可选择地址，分别接到CPLD 的对应管脚P36,P 37,P 38。START （启动信号）与AL E （地址锁存信号）均接到CP LD 的对应管脚P 19。时钟CLOCK 端接到CP LD 的对应管脚P40。EOC （转换结束信号）接到CPLD 的对应管脚P39,En ab le 对应的管脚P17。8位数字量输出端由低（lsb28）到高（msb21）分别接到CP LD 的对应管脚P24，P25，P26，P27，P28，P29，P30，P31。对于MAX196，其VDD 接外电源VCC （+5

13、V ），WR 写端接与P25，RD 读端接与P24，INT 端接与P19，6路输入与AD C0809复用，12位输出（D0D12）分别接与P26,P 27,P 28,P29,P30,P31,P36,P 37,P 38,P39,P40,P41。用户可以随意的使用任意一种。（5）D A 转换在主板上在一个D A 转换器，DAC0832，参考电压为VCC （5V ），数字量由CPLD 输入到DAC0832的DI0-DI7，与CPLD 管脚的对应关系为：P132DI0，P133DI1，P134DI2，P135DI3，P136DI4，P139DI5，P140DI6，P141PDI7，P16CS 。模拟量

14、输出由J3（COM 2）输出。（6）单片机扩展槽及外扩槽在主板上留有一个模拟单片机扩展槽，用于CP LD 模拟单片机之用，其与CPLD 的接口分别为，P0.0P0.7(3932 ，对应与P44，P45，P46，P47，P53，P54，P55，P56；P1.0P1.7(18 ，对应与P57，P58，P60，P61，P62，P63，P64，P65；P2.0P2.7(2128，对应与P75，P74，P73，P71，P70，P69，P68，P67；P3.0P3.7(1017，对应与P83，P85，P86，P87，P88，P89，P90，P92；PS EN 脚对应于P93，ALE 脚对应与P79；RST

15、 脚对应于P18同时，为了外扩使用，我们在主板上有一个40PIN 的扩展槽COM 6（标准的单片机接口）, 一个26P IN 的扩展槽，其与CPLD 对应的管脚在主板上已标明，此扩展槽可供用户根据自己的需要使用。第二节CPLDDN 下载软件简介我们研制的CPLDDN 是与Altera 公司MAX+PLUSCPLD 开发软件配套使用的下载软件。该下载软件具有操作简单、功能强大等优点，是CP LDEE-4型实验开发系统的配套软件之一，下图就是它的软件操作界面： 图1CPLDDN 3型下载软件界面一CPLDDN 3型下载软件1可以对D10K10、D10K20、D10K30E 、D1K30、D1K10

16、0五种型号的器件进行配置。2通过计算机串口与下载电路连接，下载软件中的“串口设置”菜单用于对所用串口(COM1或COM 2 进行设置。3自带MIF 文件生成器。可以生成三角函数、幂函数、指数函数等多种常用数学函数，且能显示相应波形, 直接用于配置片内ROM (EAB。软件提供十进制，BCD 码两种表示方式。点击MIF 文件生成器对话框中“打开”菜单的“报告文件”项可随时察看同时生成的报告文件。（MIF 文件生成器界面如图2所示）。4安装软件操作简单。5在“帮助”菜单中有我们的详细信息，欢迎反馈使用意见与建议，欢迎与我们联系。二CPLDDN 3型下载软件使用说明（一）下载1启动CP LDDN 3

17、下载软件。2在驱动器列表框中选择欲下载文件所在的驱动器。3在目录列表框中选择欲下载文件所在的目录。4以文件列表框中选择下载文件。5点击“下载CPLD ”按钮。（二）将下载程序写入EEPROM 。1第14同上。2点击“写EEPROM ”，。（三）读EEPROM 中的数据到CPLD 。1启动CP LDDN 3下载软件。2鼠标移到EEPROM 框，单击左键，击活。3点击“读EEPROM ”按钮，即可将存在里面的下载程序下载到CP LD 中。注：读EEPROM 也可用硬复位的方法实现，即按下载板上的“复位”按钮。（四）MIF 文件生成。1点击“下载软件”中的菜单项中“函数”打开“MIF 文件生成器”，

18、界面如下图： 图2MIF 文件生成器界面2在“器件”菜单中选择要用的器件。3在“十进制数”与“BCD 码”选项框中选择生成文件的表示制式。4在“数据宽度”选择框及其下方的制式选项框，选择生成文件中数据的宽度及显示制式。5在“地址深度”选择框及其下方的制式选项框，选择生成文件中数据地址的深度及显示制式。6“打开”菜单中选“函数编辑”项，进入“函数编辑器”界面，选择函数类型（点击显示波形可以查看所选函数的波形图）。7退出“函数编辑器”。8在“MIF 文件生成器”的“取值范围”文本框中填入要转换的数据范围。9点击“转换”按钮开始转换。10当“转换按钮”变为红色时，表明转换已经完成。（五）察看“MIF

19、 文件”点击MIF 文件生成器对话框中“打开”菜单的“报告文件”项, 察看MIF 文件的报告文件。实验一简单逻辑电路设计与仿真一实验目的1学习并掌握MAX+PLUSCP LD 实验开发系统的基本操作。2学习在MAX+PLUS下设计简单逻辑电路与功能仿真的方法。二实验仪器设备1PC 机一台2MAX+PLUSCP LD 软件开发系统一套。三实验要求1预习教材中的相关内容。2阅读并熟悉本次实验的内容。3用图形输入方式完成电路设计。4分析器件的延时特性。四实验内容及参考实验步骤1用D 触发器设计一个4进制加法计数器并进行功能仿真。（1）开机，进入MAX+PLUSCPLD 实验开发系统。（2）点击Fil

20、e 菜单P ro ject 子菜单之Name 项，出现Project Name 对话框。你可以为当前的实验选择恰当的路径并创建项目名称。（3）点击File 菜单之New 项，出现对话框，为选择输入方式，这儿我们选择Grap hic Edito r File 。出现图形编辑窗口。（注意界面发生了一定变化）（4）双击空白编辑区，出现Enter Symbo l 对话框（或点击Symbo l 菜单E nter Symbo l 项）从Symb ol Libraries 项中选择mf 子目录（双击），然后在Symb ol File 中选择7474元件（双D 触发器）；在prim 子目录中选择输入脚inpu

21、 t 和输出引脚outpu t 。（或直接在Symb ol Name 中输入所需元件的名称回车亦可）（5）在图形编辑窗口中的左侧点击连线按钮(drawsa horizon tal or vertical line , 并完成对电路的连线。（参考电路如图3） 图34进制加法计数器（7）在引脚的PIN_NAME处左键双击使之变黑，键入引脚名称。（8）点击工具栏中的“chang e the project name to the name of the current file ”按钮，使项目名称与当前设计文件相同。（9）选择器件。点击Assign 菜单Device 项，选择FLEX10K 系列的E

22、P F1K50QC208-3。（10）点击F ile 菜单Pro ject 子菜单之sav e and check 项对文件进行存盘并进行语法检查，然后点击START 按钮进行编译。（11）点击MAX+PLUS菜单Wav efo rm Edito r 子菜单出现Wav efo rm Edito r 窗口。点击No de 菜单En ter No des From SNF, 在En ter No des From SNF 对话框中点击List 按钮、“=>”按钮和Ok 按钮。（12）点击Name 项下in 1（所在行会变黑）。（in t2设定步骤与in t1相同）（13）点击界面左侧M ov

23、e a transition or edits a waveform 按钮手工设定波形，或点击overwrites a sin gle selected nod es or a grou p waveform with a sp ecified cou nt seq uence 自动设定波形。（14）点击File 菜单P ro ject 子菜单之save &compile 项对文件进行存盘编译。（15）点击在Simu lato r 按钮出现仿真界面。Simulator :Timing Simu lato r 对话框的Start Time 和End Time 中设定起始和终了时间（对初学

24、者推荐采用默认值），点“start ”开始仿真。（16）点击“Op en SCF ”按钮，观察仿真结果，并进行延时分析，是否与器件标称值相符。2设计一个24译码器并进行静态功能仿真。首先确定2-4线译码器的逻辑线路图，如图4所示。 图424译码器（1）点击File 菜单pro ject 子菜单的Name 项建立一个新的项目。（2）点击New 按钮，选Graph ic Ed itor 项新建一个图形输入文件。（3）双击左键，在Enter Symb ol 框中S ymb ol Libraries 中双击prim 。（4）在Symbo l Files 中选用7474。（5）点击连线按钮(draws

25、a horizon tal or vertical line , 完成电路连线。（6）双击PIN NAM E 为引脚命名。（7）点击工具栏中的“chang e the project name to the name of the current file ”按钮，使项目名称与当前设计文件相同。（8）选择器件。点击Assign 菜单Device 项，选择FLEX10K 系列的EPF1K50QC208-3。(9点击File 菜单Pro ject 子菜单之sav e and check 项对文件进行存盘并进行语法检查，然后点击START 按钮进行编译。(10 打开波形仿真窗口，点击overwrit

26、es a nod e with a clock wavefo rm 按钮为时钟输入端cp 设制波形。（11）点击编译按钮对进行编译。（12）点击仿真按钮（Timin g Simulator ），对电路进行仿真。(13 分析仿真结果。五实验报告1总结用MAX+PLUSCPLD 开发系统对逻辑电路进行设计、仿真的操作步骤。2讨论用CPLD 开发系统进行逻辑电路设计的特点与优越性。实验二译码与寄存器电路设计与仿真一. 实验目的1. 掌握MAX+PLUSCP LD 开发系统的操作技巧。2. 掌握用MAX+PLUS进行一般数字逻辑电路的设计方法。3. 学习CP LD 芯片下载与实验基本方法。4. 熟悉C

27、P LDEE 3型实验开发系统的基本结构。5. 掌握使用CPLDEE 3型实验系统的LED 显示的方法。二. 实验仪器设备1.PC 机一台2.MAX+PLUSCP LD 开发系统一套3.CPLDEE 3型实验开发系统一套4.CPLDDN 3型下载软件一套三. 实验要求1. 预习教材相关内容。2. 阅读并熟悉本次实验的内容。3. 用图形输入方式完成电路设计。4. 完成从设计输入到下载的全部设计过程。5. 预习CP LDEE 3型系统下载界面及使用方法。四. 实验内容及步骤1设计一个BCD 译码器，进行功能仿真及下载测试。 图5BCD 译码器（1）用图形编辑方法完成电路的输入, 以及管脚命名等，具

28、体步骤参照实验二有关部分。（参考电路如图5）（2）存盘与编译。（3）点击Assign 菜单的Device 项选择EPF10K10QC2084型的芯片。（4）点击flo orplan edit or 按钮进行管脚分配。（5）后编译。对电路进行编译。（6）下载。启动CPLDDN-3下载软件，在项目目录下选中文件，点击“下载CPLD ”按钮，观察、验证实验电路的正确性。2串入并出移位寄存器电路设计、仿真与下载（1）用图形编辑方法完成电路的输入, 以及管脚命名等。(参考电路如图6）（2）点击File 菜单Pro ject 子菜单之save and check 项对电路进行编译。（3）点击Assign

29、菜单的Device 项选择芯片。（4）管脚分配。 图6串入并出移位寄存器（5）后编译。对电路进行编译。（6）下载。启动CPLDDN-3下载软件，在项目目录下选中文件，点击“下载CPLD ”按钮进行下载，观察、验证实验电路的正确性。五实验报告1总结进行CPLD 电路设计与仿真的操作步骤和技巧。2总结进行CPLD 电路下载和硬件实验的方法和步骤。3讨论在设计与实验过程中遇到的问题、解决的办法及收获。实验三全加器设计、仿真与下载一实验目的1熟练掌握MAX+PLUS的使用。2掌握一位全加器的设计方法、学会用一位全加器组成四位全加器。3掌握CP LDEE 开发系统硬件电路的下载及测试。4学习模块化电路设

30、计方法。二实验仪器设备1PC 机一台2MAX+PLUS CPLD 开发系统一套3CPLDEE 3型实验开发系统一套4CPLDDN 3型下载软件一套三实验要求1预习组合电路中一位、四位全加器的设计方法。2预习CP LDEE 3型开发系统（硬件电路）中的开关及发光管的使用方法。3预习本次实验内容。4用图形编辑方法输入电路。四实验内容及操作步骤（一）设计一位全加器 图7一位全加器线路图(1 完成电路的输入, 以及对引脚的命名等。（参考电路如图7）(2 对一位全加器进行编译、仿真与下载。(3 点击File 菜单的Create Defau lt Symb ol 项，创建缺省模块。（二）利用一位全加器模块

31、进行四位全加器的设计。（1）创建一个新的项目，新建文件。在新打开的图形编辑区双击左键，从E nter Symb ol 对话框中的用户目录（你创建的目录）下选择模块名。（2）连接线路，并进行编译。（如图8）（3）选择EP F1K50QC2083器件。 图8四位全加器（5）管脚分配。（6）后编译，并进行下载。观察实验结果。五实验报告1总结模块化电路设计的方法。2总结MAX+PLUS进行电路设计的实质。3总结用MAX+PLUS进行电路设计的一般步骤。实验四分频电路与12归1电路设计一实验目的1学习硬件描述语言描述电路的原理。2学习分频电路的设计算法。3学会使用AHDL 进行简单的电路设计。4学会使用

32、VHDL 进行简单的电路设计。5掌握生成incl ude 文件并调用的方法。6掌握VHDL 语言调用子程序的方法。二实验仪器1PC 机一台2MAX+PLUSCP LD 开发系统一套3CPLDEE 3型实验开发系统一套4CPLDDN 3型下载软件一套三实验要求1复习教材有关硬件描述语言的章节。2预习实验内容。3用硬件描述语言进行电路设计。4下载并用数码管显示结果。四实验内容与步骤1设计一个频电路已知cpld 信号源脉冲频率为10M ，试编写一分频程序，得到一周期为1秒（频率为1Hz ）的脉冲频率，并将之形成in clu de 文件。（1）ahd l 设计输入。参考程序如下：su bd esign

33、 fp(inclk :input;outp utf:outp ut; variablefp 23.0:dff;f:dff;beg infp .clk=inclk ;f.clk=inclk;if fp =4999999thenfp=0;f=!f;elsefp=fp+1;f=f;end if;outp utf=f;end ;（2）vhd l 设计输入参考程序library ieee;use ieee.std_log ic_1164.all;use ieee.std_log ic_un signed.all;enti ty fp isport(inclk :instd _logic;outp uta

34、:out std _logic;end fp ;arch itecture arch _fpof fp issign al fp :std_logic_vector(23downto 0;sign al f:std_logic;beg inprocess(inclk beg inif (inclk 'event and incl k='1' th enif fp =4999999thenfp <="000000000000000000000000" ;f<=not f;else fp <=fp+1;end if;end if;end

35、 process;outp uta<=f;end arch _fp;（3）编译与仿真。（4）点击File 菜单Create default incl ude file 项创建in clu de 文件，生成fp.in c 文件。要求：自己设计，试用AHDL 与VHDL 编写一10分频程序，并创建in clu de 文件。212归1电路设计（1）创建一个新的项目。点击File 菜单Pro ject 子菜单下Pro ject Name 项；输入项目名称。（2）打开文本编辑窗口。点击File 菜单下New 项，选Text Edito r 项。（3）时钟源采用上面的分频电路所分得的1秒的时钟源。（

36、4）12归1电路参考程序（AHDL ）：incl ude "fp.inc"su bd esign twelveto1(inclk :input;outa6.0:outpu t;outb 6.0:outp ut;variablef1:fp;va3.0:dff;vb3.0:dff;beg inf1.in clk =inclk;va3.0.clk=f1.outp utf;v b3.0.clk=f1.outp utf; if (va=2and vb=1 thenva=1;vb=0;elsif va=9th enva=0;vb=vb+1;elseva=va+1;vb=vb;end i

37、f;TABLEva3.0=>outa0,ou ta1,o uta2,ou ta3,o uta4,ou ta5,o uta6; H"0"=>1, 1, 1, 1, 1, 1, 0; H"1"=>0, 1, 1, 0, 0, 0, 0; H"2"=>1, 1, 0, 1, 1, 0, 1; H"3"=>1, 1, 1, 1, 0, 0, 1; H"4"=>0, 1, 1, 0, 0, 1, 1; H"5"=>1, 0, 1, 1, 0,

38、1, 1; H"6"=>1, 0, 1, 1, 1, 1, 1; H"7"=>1, 1, 1, 0, 0, 0, 0; H"8"=>1, 1, 1, 1, 1, 1, 1; H"9"=>1, 1, 1, 1, 0, 1, 1; H"A"=>1, 1, 1, 0, 1, 1, 1; H"B "=>0, 0, 1, 1, 1, 1, 1; H"C "=>1, 0, 0, 1, 1, 1, 0; H"D&quo

39、t;=>0, 1, 1, 1, 1, 0, 1; H"E "=>1, 0, 0, 1, 1, 1, 1; H"F "=>1, 0, 0, 0, 1, 1, 1; END TABLE;TABLEvb3.0=>outb 0,ou tb1,o utb 2,ou tb3,o utb4,o utb 5,ou tb6; H"0"=>1, 1, 1, 1, 1, 1, 0; H"1"=>0, 1, 1, 0, 0, 0, 0; H"2"=>1, 1, 0, 1, 1,

40、 0, 1; H"3"=>1, 1, 1, 1, 0, 0, 1; H"4" =>0, 1, 1, 0, 0, 1, 1;H"5"=>1, 0, 1, 1, 0, 1, 1; H"6"=>1, 0, 1, 1, 1, 1, 1; H"7"=>1, 1, 1, 0, 0, 0, 0; H"8"=>1, 1, 1, 1, 1, 1, 1; H"9"=>1, 1, 1, 1, 0, 1, 1; H"A"

41、;=>1, 1, 1, 0, 1, 1, 1; H"B "=>0, 0, 1, 1, 1, 1, 1; H"C "=>1, 0, 0, 1, 1, 1, 0; H"D"=>0, 1, 1, 1, 1, 0, 1; H"E "=>1, 0, 0, 1, 1, 1, 1; H"F "=>1, 0, 0, 0, 1, 1, 1; END TABLE;end ; （5）用vhd l 编写的例子library ieee;use ieee.std_log ic_1164.

42、all;use ieee.std_log ic_un signed.all;enti ty twelveto1isport(finclk:in std _logic;outp uta:out std _logic_vector(0to 6; outp utb :out std _logic_vector(0to 6; end twelveto1;arch itecture arch_twelv eto 1of twelveto1is sign al sa:std_logic_vector(3down to 0; sign al sb :std_logic_vector(3down to 0;

43、sign al f:std _logic;compo nent fpport (inclk :in std_log ic;outp uta:out std _logic;end comp on en t;beg inu1:fpport map(inclk =>finclk ,outp uta=>f;process(fbeg inif (rising_edge(fth enif (sa=2and sb =1thensa<="0001"sb <="0000"elseif sa=9thensa<="0000"s

44、b <=sb+1;elsesa<=sa+1;end if;end if;end if;end process;with sa selectoutp uta<="0110000" wh en "0001" ,-1"1101101" wh en "0010",-2"1111001" wh en "0011",-3"0110011" wh en "0100",-4"1011011" wh en "

45、;0101",-5"1011111" wh en "0110",-6"1110000" wh en "0111",-7"1111111" wh en "1000",-8"1111011" wh en "1001",-9"1110111" wh en "1010",-A "0011111" wh en "1011",-b "1001110&

46、quot; wh en "1100",-C "0111101" wh en "1101",-d "1001111" wh en "1110",-E "1000111" wh en "1111",-F "1111110" wh en others;-0with sb selectoutp utb <="0110000" wh en "0001" ,-1"1101101" w

47、h en "0010",-2"1111001" wh en "0011",-3"0110011" wh en "0100",-4"1011011" wh en "0101",-5"1011111" wh en "0110",-6"1110000" wh en "0111",-7"1111111" wh en "1000",-8"

48、1111011" wh en "1001",-9"1110111" wh en "1010",-A "0011111" wh en "1011",-b "1001110" wh en "1100",-C "0111101" wh en "1101",-d "1001111" wh en "1110", -E"1000111" wh en "

49、;1111", -F"1111110" wh en others; -0end arch _twelveto1;（6）设置项目名称与当前文件名相同，点击File 菜单P ro ject 子菜单之save and check 项对电路进行保存并编译。（7）选择器件管脚分配与后编译（8）启动CP LDDN 3下载软件进行下载。要求：自己独立设计一12归0程序，编译并下载。五实验报告1完成实验中的要求。2总结用AHDL 语言进行电路设计的方法。3总结用VHDL 语言进行电路设计的方法。4总结语言描述生成incl ude 文件并调用的方法。20实验五利用硬件描述语言进行数

50、字钟设计一实验目的1进一步学习用硬件描述语言进行电路设计的方法。2掌握初步设计比较复杂电路的方法。二实验仪器1PC 机一台2MAX+PLUSCP LD 开发系统一套3CPLDEE 3型实验开发系统一套4CP LDDN 3型下载软件一套三实验要求1预习实验内容。2复习教材相关内容。3复习实验五的相关内容。4用硬件描述语言（AHDL 和VHDL ）设计一带有小时（12或24小时制）、分、秒的数字钟。5用数码管显示结果。四参考程序1AHDL 设计23归0电路设计参考程序Sub design 23to 0(inclk :input;ot13.0:outp ut;Variab lehw1.0,lw3.0

51、:dff;B egin(hw,lw.clk=incl k ;if (hw=2an d(lw=3th enhw=0;lw=0;elsif lw=9thenhw=hw+1;lw=0;elsehw=hw;lw=lw+1;end if;Tab lehw=>ot13,ot12,o t11,o t10,o t9,ot8,o t7;0=>1,1,1,1,1,1,0;1=>0,1,1,0,0,0,0;2=>1,1,0,1,1,0,1;End table;21Tab lelw=>ot6,ot5,o t4,ot3,o t2,ot1,o t0; 0=>1,1,1,1,1,1,0;

52、1=>0,1,1,0,0,0,0;2=>1,1,0,1,1,0,1;3=>1,1,1,1,0,0,1;4=>0,1,1,0,0,1,1;5=>1,0,1,1,0,1,1;6=>1,0,1,1,1,1,1;7=>1,1,1,0,0,0,0;8=>1,1,1,1,1,1,1;9=>1,1,1,1,0,1,1;End table;En d;2VHDL 语言描述的60归0的参考程序library IEEE;use IEE E.std_log ic_1164.all;use IEE E.std_log ic_un signed.all;entity

53、cou nt60isport (incl k:in STD_LOGIC;outa:out STD_LOGIC_VECTOR (0to 6; outb :out STD_LOGIC_VECTOR (0to 6; end cou nt60;arch itecture cou nt60_arch of cou nt60issig nal ma,mb :std _logic_vecto r(3down to 0; sig nal f :std_log ic;sig nal md :std _logic_vector(23downt o 0; beg inP1:process(inclk beg ini

54、f in clk 'event and incl k='1' th enif md =4999999thenmd <="000000000000000000000000"f<=not f;elsemd <=md+1;f<=f;end if;end if;end process p1;22P2:pro cess(fbeg inif f'event and f='1'thenif ma=9th enma<="0000"if mb =5th enmb <="0000&

55、quot;elsemb <=mb+1;end if;elsema<=ma+1;end if;end if;end process p2;with ma SELectouta<="0110000" wh en "0001" , -1 "1101101" wh en "0010" , -2"1111001" wh en "0011" , -3"0110011" wh en "0100" , -4"1011011&

56、quot; wh en "0101" , -5"1011111" wh en "0110" , -6"1110000" wh en "0111" , -7"1111111" wh en "1000" , -8"1111011" wh en "1001" , -9"1110111" wh en "1010" , -A "0011111" wh en "

57、;1011" , -b"1001110" wh en "1100" , -C "0111101" wh en "1101" , -d"1001111" wh en "1110" , -E"1000111" wh en "1111" , -F"1111110" wh en others; -0with mb SELectoutb <="0110000" wh en "000

58、1" , -1 "1101101" wh en "0010" , -2"1111001" wh en "0011" , -3"0110011" wh en "0100" , -4"1011011" wh en "0101" , -5"1011111" wh en "0110" , -6"1110000" wh en "0111" , -7"

59、;1111111" wh en "1000" , -823"1111011" wh en "1001" , -9"1110111" wh en "1010" , -A"0011111" wh en "1011" , -b"1001110" wh en "1100" , -C"0111101" wh en "1101" , -d"1001111" w

60、h en "1110" , -E"1000111" wh en "1111" , -F"1111110" wh en others; -0end cou nt60_arch;注释：本程序的编译，仿真及下载与前述AHDL 语言相同，不再详述。五实验报告1总结并体会初步设计稍大规模电路的基本思路和方法。2根据实验中遇到的问题及实验结果写出总结报告。24实验六串形扫描显示电路设计一实验目的1通过用AHDL 语言设计串形扫描显示电路进一步掌握使用AHDL 方法。2通过用VHDL 语言设计串形扫描显示电路进一步掌握使用VHD

61、L 方法。3熟悉使用CPLDEE 3型实验箱的数码管进行显示。实验仪器1PC 机一台2MAX+PLUSCP LD 开发系统一套3CPLDEE 3型实验开发系统一套4CPLDDN 3型下载软件一套二实验要求1预习串行扫描显示的原理2复习教材相关内容。3用硬件描述语言进行电路设计。三实验内容及实验步骤1串形扫描显示电路设计（1）AHDL 设计输入。参考程序如下：Sub desig n cxsm(inclk:INPUT ; out7.0,b3.0:OUTPUT; VARIABLEd3.0,js21.0,f :DFF;BEGIN(js,f.clk=inclk;if js=999999thenjs=0;f=!f;else js=js+1;f=f;end if;(d.prn,d .clrn=VCC;d.clk=f;d=d+1;TABL Ed.q=>out0,ou t1,ou t2,out3,out4,o ut5,o ut6,b ;H" 0" =>1,1,1,1,1,1,0,1;H" 1" =>0,1,1,0,0,0,0,2;H" 2" =>1,1,0,1,1,0,1,4;H" 3" =>1,1,1,1,0,0,1,