基于EDA的智能函数发生器的设计

1、2014级学生EDA课程设计 EDA课程设计报告书课题名称基于EDA的智能函数发生器的设计姓 名 学 号 院、系、部 专 业 指导教师 2016年6月20日 一、设计任务及要求：设计任务：设计一个具有能够产生方波、三角波、正弦波、及梯形波信号源电路。要 求： 1. 函数发生器能够产生方波、三角波、正弦波、及梯形波。2. 可以通过选择开关选择相应的波形输出。3. 通过按键确定输出的波形及确定是否输出波形。4. 系统具有复位的功能。指导教师签名： 2016年 月 日 二、指导教师评语：指导教师签名： 2016年 月 日 三、成绩 指导教师签名： 2016年 月 日 基于EDA的智能函数发生器的设计

2、1 设计目的（1）熟悉集成电路的引脚安排。（2）掌握各芯片的逻辑功能及使用方法。（3）了解面包板结构及其接线方法。（4）了解函数发生器的组成及工作原理。（5）熟悉函数发生器的设计与制作。2 设计思路（1）设计正弦波发生电路。（2）设计三角波发生电路。（3）设计方波发生电路。通过以上分析设计要求完成的功能，确定函数发生器可由三角波产生模块、梯形波产生模块、正弦波产生模块、方波产生模块和输出波形选择模块组成，以及按键复位控制和时钟输入。由此可确定系统的总体原理框图为：波形发生模块波形输出选择模块复位reset时钟clk波形 3 设计过程 3.1波形函数发生方案对比选择 波形函数发生是本设计的最重要

3、的部分，实现函数发生的途径也有很多，因此必须选择一种易于实现且精度高的方案，以此来提高本设计的实用性。 方案一：通过单片机控制D/A，输出三种波形。此方案输出的波形不够稳定，抗干扰能力弱，不易调节，而且达不到题目要求的六种波形。 方案二：使用传统的锁相频率合成方法。通过芯片IC145152，压控振荡器搭接的锁相环电路输出稳定性极好的正弦波，再利用过零比较器转换成方波，积分电路转换成三角波。此方案，电路复杂，干扰因素多，不易实现。 方案三：利用MAX038芯片组成的电路输出波形。MAX038是精密高频波形产生电路，能够产生准确的三角波、方波和正弦波三种周期性波形，但无法实现梯形波和递增递减斜波的

4、产生。 方案四：利用在系统编程技术和FPGA芯片产生。用VHDL语言编写程序，调试成功后下载至实验装置的芯片上，再利用外接D/A转换电路实现以上设计功能。此种方案完全可以生成设计要求的6种波形，而且通过软件仿真可以直观的观测的输出的波形参数，方便调试和更改波形参数，外围电路简单，减少器件损耗，精度高。 基于方案四的外围电路简单容易实现、波形产生精度高、易于仿真观测调试的优点，因此本设计的函数发生器选择方案四完成波形发生的全部功能。3.2 波形函数输出控制方式选择方案一：控制多路D/A开关输出方式此种方案为每一路输出的波形函数使用一路D/A转换后输出，通过控制开关控制每一路D/A是否工作，决定输

5、出的波形。此种方案可以同时输出多路波形，但是需要路D/A转化器，外围电路复杂，制作成本较高而且控制复杂。方案二：采用数据选择器方式此种方案可以利用VHDL语言写出数据选择器，然后每种函数发生器的输出和数据选择器输入相连接，通过控制开关选择对应的波形输出。方案二完全可以得到方案一的设计要求，而且只需一个D/A转换器就可以。电路不需要外部搭建，节约成本且控制简单方便。方案三：采用数据分配器方式此种方案利用数据分配器的功能，通过控制开关选择相应的函数发生器模块，使之产生相应的波形输出，并通过数据分配器的使能复位控制决定是否输出波形，此种方案和方案二很相似，也能够实现设计的功能也具有方案二的优点。基于

6、方案二的设计简便、节约制作元件和成本、控制简便等优点，选择方案二作为波形函数输出控制方式。3.3系统细化框图通过以上各个模块的分析最终确定函数信号发生器的自顶向下的细化框图为：3.4 系统的整体原理框图：波形选择模块三角波模块梯形波模块正弦波模块方波模块时钟clk复位reset波形选择开关D/A转换器系统时钟输入后，通过复位开关选择是否产生波形，当各个模块产生相应的信号波形后，通过波形选择模块波形选择开关选泽输出不同的波形，再通过D/A转换器转换，就可以把数字信号（由FPGA输出）变成了相应模拟的信号波形。整个系统设计的核心就是FPGA部分。4各模块程序设计及仿真根据自上而下的思路进行项目设计

7、。明确每个模块的功能以后，开始编写各个模块的程序。4.1 三角波模块三角波delat的VHDL程序如附录所示，其中clk是输入时钟端口，sel0、sel1、sel2为选择波形按键值，reset为输入复位端口，q为八位二进制输出端口。三角波波形是对称的，每边呈线形变化，所以可以根据数据做简单运算，就可以得到三角波。图3 三角波模块仿真图程序设计的是reset复位信号为0时输出为0，无对应的波形产生。当复位信号为1时，当每当检测到时钟上升沿时，当计数的数据不是最大值时，数值做递增运算，当增大到最大时，然后再做递减运算，因此输出的波形便呈现出三角波的形状。从仿真波形图也能看出这种变化规律。VHDL描

8、述如下：IF reset='0' THEN tmp:="00000000"-复位信号为0，置最小值 ELSIF clk'EVENT AND clk='1' THEN-检测时钟上升沿 IF a='0' THEN IF tmp="11111110" THENtmp:="11111111" -置最大值a:='1' ELSE -不是最大值时递增tmp:=tmp+1;-递增运算 END IF; ELSE IF tmp ="00000001" THENtm

9、p:="00000000" -置最小值a:='0' ELSE -a为1时，执行递减运算tmp:=tmp-1;-递减运算4.2梯形波模块梯形波ladder的VHDL程序如附录所示，其中clk是输入时钟端口，sel0、sel1、sel2为选择波形按键值，reset为输入复位端口，q为八位二进制输出端口。图4 梯形波模块仿真图梯形波设计的是数据的递增是以一定的梯形常数向上增加，所以输出的波形呈现是成梯形状的，而不是，完全呈现是直线增长。从仿真波形图也能看出这种变化规律。VHDL描述如下：IF reset='0' THEN tmp:="00

10、000000"-复位信号为0，置最小值ELSIF clk'EVENT AND clk='1' THEN-检测时钟上升沿 IF a='0' THEN-判断a数值，计数。 IF tmp="11111111" THENtmp:="00000000" -计数到最大清零a:='1' ELSEtmp:=tmp+16;-梯形常数为16，可修改a:='1' END IF; ELSEa:='0'-循环计数标志 END IF; END IF;q<=tmp;END PROC

11、ESS; END behave;4.3正弦波模块正弦波sin的VHDL程序如附录所示，其中clk是输入时钟端口，sel0、sel1、sel2为选择波形按键值，reset为输入复位端口，q为八位二进制输出端口。图5 正弦波模块仿真图正弦波产生原理：通过循环不断地从波形数据ROM文件中依次读取正弦波一个周期在时域上64个采样点的波形数据送入波形DAC，从而产生正弦波。4.4方波模块方波模块的square的VHDL程序描述如下：其中clk为输入时钟端口，sel0、sel1、sel2为选择波形按键值，reset为输入复位端口，q为整数输出端口。图6 方波模块仿真图方波模块的设计是当内部计数cnt达到6

12、4时，根据输出标志a的数值输出对应的数值，当a=0输出0，也即是方波周期中的低电平，当a=1，输出255，也即是方波周期中的高电平。连续的输出便成了观测到的方波波形。其VHDL描述如下：IF clr='0' THEN a<='0' ELSIF clk'EVENT AND clk='1' THEN -检测时钟上升沿IF cnt<63 THEN -计数64个点cnt:=cnt+1;-计数 ELSEcnt:=0; -当计数的值大于64时，清零。a<=NOT a; -对内部a变量取反，a变化启动进程END PROCESS; .P

13、ROCESS(clk，a)BEGINIF clk'EVENT AND clk='1' THEN IF a='1' THENq<=255; -a=1，输出一个波形周期内的高电平 ELSEq<=0; -a=0，输出一个波形周期的低电平。4.5输出波形选择模块波形选择模块是一个设计位6选1的数据选择器，其中sel为波形数据选择端口，d0d5为8位二进制输入端口，q为8位二进制输出端口。该模块可以根据外部开关的状态选择相应的波形输出。其选择VHDL程序如下：CASE sel ISWHEN"001"=>q<=d2;-三角

14、波形输出WHEN"010"=>q<=d3;-梯形波形输出WHEN"011"=>q<=d4;-正弦波形输出WHEN"100"=>q<=d5;-方波输出WHEN OTHERS=>NULL; 4.6系统联调测试分析通过以上各个模块的细化和分析，最终完成了整个系统的联合调试，并通过示波器读输出信号的波形符合设计的要求。调试整个系统了原理图如下图所示：5设计体会与建议 5.1设计体会通过这次对函数发生器的设计与制作，让我了解了设计电路的程序，也让我了解了关于函数发生器的基本原理与设计理念，要设计一个电路

15、总要先用仿真仿真成功之后才实际接线的。但是最后的成品却不一定与仿真时完全一样，因为，再实际接线中有着各种各样的条件制约着。而且，在仿真中无法成功的电路接法，在实际中因为芯片本身的特性而能够成功。所以，在设计时应考虑两者的差异，从中找出最适合的设计方法。此外，本实验也可通过EDA软件Multisim10实现。通过这次学习，让我对各种电路都有了大概的了解，所以说，坐而言不如立而行，对于这些电路还是应该自己动手实际操作才会有深刻理解。5.2对设计的建议我希望老师在我们动手制作之前应先告诉我们一些关于所做电路的资料、原理，以及如何检测电路的方法，还有关于检测芯片的方法。这样会有助于我们进一步的进入状态

16、，完成设计。参考文献1 潘松，黄继业.EDA技术实用教程（第二版）.科学出版社,2007.92 刘艳惠，李娜，孔旭梅.EDA技术教程.西北师范大学知行学院计算机与电子信息科学系3 潭会生，张昌凡.EDA技术及应用.西安电子科技大学出版社,2001.94 李洋. EDA技术使用教程.机械工业出版社,2002.3附录1、三角波形源程序LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY sanjiaobo IS PORT(clk,reset:IN STD_LOGIC; q:OUT STD

17、_LOGIC_VECTOR(7 DOWNTO 0);end sanjiaobo;ARCHITECTURE behave OF sanjiaobo ISBEGIN PROCESS(clk,reset) VARIABLE tmp:STD_LOGIC_VECTOR(7 DOWNTO 0); VARIABLE a:STD_LOGIC; BEGINIF reset='1' THEN tmp:="00000000"-复位信号为0，置最小值 ELSIF clk'EVENT AND clk='1' THEN-检测时钟上升沿 IF a='0&#

18、39; THEN IF tmp="11111110" THENtmp:="11111111" -置最大值a:='1' ELSE -不是最大值时递增tmp:=tmp+1;-递增运算 END IF; ELSE IF tmp ="00000001" THENtmp:="00000000" -置最小值a:='0' ELSE -a为1时，执行递减运算tmp:=tmp-1;-递减运算 END IF; END IF; END IF; q<=tmp; END PROCESS;END behav

19、e;2、梯形波形程序源程序LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY tixingbo ISPORT(clk,reset:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END tixingbo;ARCHITECTURE behave OF tixingbo ISBEGINPROCESS(clk,reset)VARIABLE tmp: STD_LOGIC_VECTOR(7 DOWNTO 0); -定义内部变量VARIABLE

20、 a: STD_LOGIC; BEGINIF reset='1' THEN tmp:="00000000"-复位信号为0，置最小值ELSIF clk'EVENT AND clk='1' THEN-检测时钟上升沿 IF a='0' THEN-判断a数值，计数。 IF tmp="11111111" THENtmp:="00000000" -计数到最大清零a:='1' ELSEtmp:=tmp+16;-梯形常数为16，可修改a:='1' END IF;

21、ELSEa:='0'-循环计数 END IF; END IF;q<=tmp;END PROCESS; END behave;3、正弦波源程序LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY sin IS PORT(clk,clr:IN STD_LOGIC; d: OUT INTEGER RANGE 0 TO 255); END sin ; ARCHITECTURE behave OF sin IS BEGIN PROCESS(clk,clr) VARIABL

22、E tmp: INTEGER RANGE 0 TO 63; BEGIN IF clr='1'THEN d<=0; ELSIF clk'EVENT AND clk='1'THEN IF tmp=63 THEN tmp:=0; ELSE tmp:=tmp+1; END IF; CASE tmp IS WHEN 00=>d<=255;WHEN 01=>d<=254;WHEN 02=>d<=252; WHEN 03=>d<=249;WHEN 04=>d<=245;WHEN 05=>d<

23、=239; WHEN 06=>d<=233;WHEN 07=>d<=225;WHEN 08=>d<=217; WHEN 09=>d<=207;WHEN 10=>d<=197;WHEN 11=>d<=186; WHEN 12=>d<=174;WHEN 13=>d<=162;WHEN 14=>d<=150; WHEN 15=>d<=137;WHEN 16=>d<=124;WHEN 17=>d<=112; WHEN 18=>d<=99; WHEN

24、 19=>d<=87; WHEN 20=>d<=75; WHEN 21=>d<=64; WHEN 22=>d<=53; WHEN 23=>d<=43; WHEN 24=>d<=34; WHEN 25=>d<=26; WHEN 26=>d<=19; WHEN 27=>d<=13; WHEN 28=>d<=8; WHEN 29=>d<=4; WHEN 30=>d<=1; WHEN 31=>d<=0; WHEN 32=>d<=0; W

25、HEN 33=>d<=1; WHEN 34=>d<=4; WHEN 35=>d<=8; WHEN 36=>d<=13; WHEN 37=>d<=19; WHEN 38=>d<=26; WHEN 39=>d<=34; WHEN 40=>d<=43; WHEN 41=>d<=53; WHEN 42=>d<=64; WHEN 43=>d<=75; WHEN 44=>d<=87; WHEN 45=>d<=99; WHEN 46=>d<=

26、112;WHEN 47=>d<=124; WHEN 48=>d<=137;WHEN 49=>d<=150;WHEN 50=>d<=162; WHEN 51=>d<=174;WHEN 52=>d<=186;WHEN 53=>d<=197; WHEN 54=>d<=207;WHEN 55=>d<=217;WHEN 56=>d<=225; WHEN 57=>d<=233;WHEN 58=>d<=239;WHEN 59=>d<=245; WHEN

27、60=>d<=249;WHEN 61=>d<=252;WHEN 62=>d<=254; WHEN 63=>d<=255; WHEN OTHERS=>NULL; END CASE; END IF; END PROCESS;END behave;4、方波源程序LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY fangbo ISPORT(clk,clr:IN STD_LOGIC; q:OUT INTEGER RANGE 0 TO 255); END fangbo; ARCHITECTURE behave OF fangbo ISSIGNAL a:BIT;BEGINPROCESS(clk,clr)VARIABLE cnt:INTEGER; -定义内