数字电路 触发器

1、第五章第五章 触触 发发 器器1 1 概述概述3 3 触发器的逻辑功能及触发器的逻辑功能及其描述方法其描述方法2 2 触发器的电路结构触发器的电路结构 与动作特点与动作特点重点内容重点内容1.掌握各种触发器的逻辑功能及其功能描述方法掌握各种触发器的逻辑功能及其功能描述方法2.熟悉触发器具有的动作特点熟悉触发器具有的动作特点 主从主从RS触发器、触发器、JK触发器和触发器和D触发器触发器5-1 5-1 概概 述述数字电路数字电路: : 分组合逻辑电路和时序逻辑电路两大类基本单元：基本单元：组合逻辑电路的基本单元是基本逻辑门；时序逻辑电路的基本单元是？定义：定义：在任意时刻的输出不仅与该时刻的输入

2、有关，在任意时刻的输出不仅与该时刻的输入有关，而且还与电路原来的状态有关的电路。而且还与电路原来的状态有关的电路。 电路特点：电路特点：含有记忆功能的单元电路；输出、输入含有记忆功能的单元电路；输出、输入之间有反馈延迟通路。之间有反馈延迟通路。2.时序逻辑电路时序逻辑电路A1AnYnY1时序逻辑电路的基本单元是时序逻辑电路的基本单元是触发器。触发器。一一. .触发器的必备特点触发器的必备特点1.1.具有两个能自行保持的稳态具有两个能自行保持的稳态(1(1态或态或0 0态态) )；2.2.外加触发信号时，根据不同的输入信号可以置外加触发信号时，根据不同的输入信号可以置成成1 1或或0 0状态。状

3、态。I.I.从触发方式不同分从触发方式不同分II.II. 从逻辑功能不同分从逻辑功能不同分 1). RS触发器 1).电平触发二二. .触发器的分类触发器的分类2).脉冲触发 3).边沿触发器 2). JK触发器 4). D触发器 3). T触发器5-2 SR锁存器（基本RS触发器）一一.电路结构与工作原理电路结构与工作原理 Q Q 端、端、Q Q 端为两个互补的输出端端为两个互补的输出端 ；1.电路结构电路结构（以与非门构成为例）&Q QQ QSDRDQ Q = 1 = 1、Q Q = 0 = 0 ， 定义为定义为 1 1 状态状态；SD 端端 是是 置置 1 端端（置位端）（置位端

4、），RD 端端 是是 清清 0 端端（复位端）（复位端）, , RD、SD 端是触发信号引入端。Q Q = 0 = 0、Q Q = 1 = 1 ， 定义为定义为 0 0 状态；状态；SRQSDQRD0 00 0不允许不允许&Q QQ QSDRD3、特性表、特性表S Sd d R Rd d 不允许不允许1 1* *Q Q* *说说 明明0 0 0 0 1 11 12、工作原理、工作原理 （0触发有效）触发有效）SD=0、RD=0时时：Q=Q=1，不符合触发器的逻辑关系。，不符合触发器的逻辑关系。这这就是基本就是基本RS触发器的约束条件：触发器的约束条件：此时将不能确定触发器是处于此时将不

5、能确定触发器是处于1状态还是状态还是0状态状态。不允许不允许 SD= RD=0.0 01 11 1置置1 1&Q QQ QSDRD0 03、特性表、特性表S Sd d R Rd d 0 1 0 1 不允许不允许1 1* *1 1置置 1 1Q Q* *说说 明明0 0 0 0 SD=0、RD=1时：由于时：由于SD=0，不论原来，不论原来Q为为0还是还是1，都有，都有Q=1；再由再由RD=1、Q=1可得可得Q0。即。即不论触发器原来处于什么状态不论触发器原来处于什么状态都将变成都将变成1状态状态，这种情况称将，这种情况称将触发器置触发器置1或置位或置位。SD端称为端称为触发器的置触发器

6、的置1端或置位端端或置位端。0 00 01 1清0&Q QQ QSDRD1 13、特性表、特性表S Sd d R Rd d 0 1 0 1 不允许不允许1 1* *1 1置置 1 1 清清 0 00 0Q Q *说说 明明0 0 0 0 1 0 1 0 SD=1、 RD=0时：由于时：由于RD=0，不论原来，不论原来Q为为0还是还是1，都有，都有Q=1；再由再由SD=1、Q=1可得可得Q0。即。即不论触发器原来处于什么状态不论触发器原来处于什么状态都将变成都将变成0状态状态，这种情况称将，这种情况称将触发器置触发器置0或复位或复位。RD端称为端称为触发器的置触发器的置0端或复位端端或复

7、位端。1 11 1保持&Q QQ QSDRD原态0 01 1&Q QQ QSDRD1 11 10 0原态1 1保持0 01 11 10 03、特性表、特性表Sd Rd 0 1 不允许1*1置 1 清 00Q保 持Q*说 明0 0 1 0 1 1 SD=1、RD=1时：时：触发器保持原有状态触发器保持原有状态不变不变。特性表（功能表）特性表（功能表）初态：触发器接收输入信号之前的状初态：触发器接收输入信号之前的状态，也就是触发器原来的稳定状态。态，也就是触发器原来的稳定状态。次态：触发器接收输入信号之后所处次态：触发器接收输入信号之后所处的新的稳定状态。的新的稳定状态。RDSDQ

8、Q置1置0置1置1置1保持不允许不确定输出电压波形举例输出电压波形举例4. 4. 逻辑符号逻辑符号SD(SD)端叫做直接置位端；因此：二二. 动作特点动作特点 由于触发信号直接加在输出门的输入端，所以在输入信号的全部时间里，都能直接改变输出端 Q 和 Q 的状态。RD(RD)端叫做直接复位端。用D作脚标SRQSDRDQ与非门构成：或非门组成：SRQSDRDQ1 触发有效，SD 端是置1端，RD 端是清0端，0 触发有效，SD 端是置1端，RD 端是清0端，5-3 电平触发的触发器（同步电平触发的触发器（同步RS触发器）触发器）G1、G2 门构成基本RS 触发器，或时钟脉冲，简称时钟，用 CLK

9、表示时间控制信号也称同步信号，或时钟信号，&Q QQ QSDRD&CLKRSG1G2G3G41. 同步同步RS触发器的触发器的电路结构电路结构一、电路结构与工作原理一、电路结构与工作原理在数字系统中，如果要求某些触发器在同一时刻动作，就必须给这些触发器引入时间控制信号。时间控制信号。G3、G4 门构成输入控制电路。2. 2. 工作原理工作原理（ 1 1 触发有效） CLK=0 时，G3、G4 门封锁，触发信号不起作用。 CLK=1，在 S 端触发时， Q=1 CLK=1，在 R 端 触发时， Q=0 1 11 11 11 11 11 11 11 10 00 00 00 00 0

10、0 0CLK=1 时，G3、G4 门打开，触发信号可加到基本触发器上。&Q QQ Q&CLKRSG1G2G3G4&Q QQ Q&CLKRSG1G2G3G4SDSDRDRD3. 特性表特性表(1触发有效)CLK R S Q*01110 00 11 01 110QQX X1*15.5.逻辑符号逻辑符号不允许置 1 清 0保 持说 明保 持4. 4. 注意注意1)图示同步RS 触发器为 1 触发有效；2)表中*表示:若 R、S 端同时触发，则当 R 、S 端的触发信号同时消失时，电路的次态不定；3)输入端的约束条件为 RS = 0。1S1RQSRQC1CLK动作特点：

11、动作特点：在 CLK=1的全部时间里，R、S 端信号的变化都将引起触发器输出状态的变化。 1 2SRQCLK二二. 动作特点动作特点缺点：缺点：抗干扰能力差。异步置位端异步复位端R1S1RQSQC1CLKRDSD触发器在CLK控制下正常工作时应使 SD、RD 处于高电平。干扰信号跳变三、输出电压波形举例三、输出电压波形举例 CLK R S Q Q 不变不变不变不变不变不变置1置0置1置0不变例1：已知由与非门构成的电平触发的SR触发器的时钟信号和输入信号如图所示，试画出 Q 和Q 端的波形，设触发器的初态为Q=0。 CLKtt R0t S0t Q0t Q0逻辑符号逻辑符号1DQDQC1CLKD

12、触发器触发器 特性表特性表CLKDQQ*0 x000 x1110001010110111111 . 电路结构电路结构主触发器、从触发器均为电平触发的SR 触发器， 5-4 脉冲触发的触发器脉冲触发的触发器一一 . . 主从主从SRSR触发器触发器 但，它们的CLK信号相位相反。&1G1G2G3G4G5G6G7G8CLKSR从触发器主触发器QmQmQQG5-G8门组成主触发器；G1-G4门组成从触发器。3 3. 特性表特性表 CLK R S Q*X0 00 11 01 1X XQ10CLK CLK G7G7、G8G8 G3G3、G4G4 工工 作作 情情 况况CLK=1 时CLK=0 时

13、打 开封 锁封 锁打 开主触发器工作从触发器保持从触发器工作 主触发器保持2 2、工作原理、工作原理4 4. 几点说明几点说明1)图示主从RS 触发器 1 触发有效；2)表中*表示：若 R、S 端同时触发，则在CLK回到0后,输出状态不定；3)输入端的约束条件为 RS = 0。1*QQmQm的状态根据R R、S S端的触发情况改变Q Q = = QmQm注意：注意：在CLK的一个变化周期中，触发器输出状态只改变一次。5. 逻辑符号逻辑符号输入端仍存在约束条件RS = 0。在 CP=1期间，主触发器随 R、S端状态的改变而多次改变，但在CLK下降沿到来时，从触发器最多只能改变一次。 6.6.动作

14、特点动作特点1S1RC1SRCLKQQ存在问题存在问题：动作特点动作特点：例5.4.1 已知主从SR触发器的时钟信号和输入信号如图所示，试画出 Q 端的波形，设触发器的初态为Q=0。t CLK0123456t S0t R0t Q02. 2. 特性表特性表二二. 主从主从 J K J K 触发器触发器1. 1. 电路结构电路结构Q CLK J K X0 00 11 01 1X X10特性归纳J=K=0时, Q*=QJK 时，Q*=JJ=K=1时，Q* = QJKQQQ*从触发器主触发器&1G1G2G3G4G1G2G3G4CLKQmQmQQ4. 4. 逻辑符号逻辑符号&C11J1K

15、QQSDRDJ1J2CLK K1K2C11J1KQQSDRDJCLKKC11J1KQQJCLKK注意：注意：图示主从JK触发器应该对应CLK下降沿确定Q端次态。 CP0t J0t K0t12345678例5.4.2 已知主从JK触发器的时钟信号和输入信号如图所示，试画出 Q 端的波形，设触发器的初态为Q=0。CLK CP0t J0t K0t Q0t Q0t12345678910 CP0t J0t K0t Q0t Q0t12345678910CLK5.5 5.5 边沿触发的触发器边沿触发的触发器 为了提高触发器的抗干扰能力，希望触发器的次态仅仅为了提高触发器的抗干扰能力，希望触发器的次态仅仅取决

16、于取决于 CLK CLK 作用沿到达时刻，作用沿到达时刻，输入信号的状态。这样的触发输入信号的状态。这样的触发器称为器称为边沿触发器。边沿触发器。本节重点介绍用本节重点介绍用 两个电平触发的两个电平触发的D D触发器构成的触发器构成的边沿边沿 D 触发器触发器。特性表特性表逻辑符号逻辑符号无跳变XQ0011二二. 动作特点动作特点 触发器保存下来的状态是CLK 作用沿到达时刻的输入状态。设初态Q=0特别注意特别注意：当 D 端信号和 CLK 作用沿同时跳变时，触发器存入的是 D 跳变前的状态。00例如：说明保持存数C11DQQDCLKtCLKtDtQCLKDQ*例：已知边沿D触发器(上升沿触发

17、）的时钟信号和输入信号如图所示，试画出 Q 端的波形，设触发器的初态为Q=0。CP。 CP0t D0t Q0t123478.。 Q0tCLK5.6 5.6 触发器的逻辑功能及其描述方法触发器的逻辑功能及其描述方法本节只讨论有时钟控制的触发器。1.1. 特性表特性表一一. . SR触发器触发器凡在时钟控制下，逻辑功能凡在时钟控制下，逻辑功能符合此特性表的触发器就叫符合此特性表的触发器就叫做做 SRSR 触发器。触发器。R S 0 0 10 1 00 1 11 0 01 0 11 1 0111000不定1 1 1不定D 触发器等。T 触发器、JK 触发器、SR 触发器、有时钟控制的触发器，从功能不

18、同分: : Q* Q 0 0 02. 2. 特性方程特性方程3. 3. 状态转换图状态转换图 它表明 Q 从Q Q*所需要的输入条件。综上综上可知可知描述触发器的逻辑功能有三种方法：特性表、特性特性表、特性方程和状态转换图。方程和状态转换图。01R =R = XS = 0S = 0R = 0R = 0S = 1S = 1R = 1R = 1S = 0S = 0R = 0 R = 0 S = S = X RSQ0 1000111100 11 1X X0 0状态转换图可从特性表中归纳，由特性表填卡诺图得特性方程：Q*= S+ RQSR = 0(约束条件）二二. JK. JK触发器触发器凡在时钟控制下，逻辑功能符凡在时钟控制下，逻辑功能符合此特性表的触发器，就叫做合此特性表的触发器，就叫做 JKJK 触发器。触发器。1.1. 特性表特性表3. 3. 状态转换