第4章第三方工具软件讲述

1、第第4 4章章 第三方工具软件第三方工具软件 第第4章章 第三方工具软件第三方工具软件 4.1 概述概述 4.2 FPGA Express开发工具软件开发工具软件 4.3 Leonardo Spectrum开发工具软件开发工具软件 第第4 4章章 第三方工具软件第三方工具软件 4.1 概概 述述 4.1.1 HDL语言 CPLD/FPGA设计越来越复杂， 使用硬件描述语言设计复杂的可编程逻辑电路已经逐渐成为一种趋势， 目前最主要的硬件描述语言是VHDL（VHSIC Hardware Description Language）和Verilog HDL。 第第4 4章章 第三方工具软件第三方工具软

2、件 VHDL的开发始于1981年， 由美国国防部组织， IEEE（Institute of Electrical & Electronic Engineers）于1986年5月开始了VHDL的标准化工作， 并在1987年12月发布了VHDL的第一个标准（IEEE Standard-1976-1987）。 VHDL的特点是： 第第4 4章章 第三方工具软件第三方工具软件 VHDL是IEEE标准， 语法比较严格； VHDL支持各种设计方法和技术， 例如自上而下和自下而上设计， 同步和异步设计等； VHDL能够处理各种对象， 从描述逻辑门层次的电路到描述整个数字系统； VHDL支持由若干小组

3、协同完成一个系统的设计。 第第4 4章章 第三方工具软件第三方工具软件 Verilog HDL是在C语言的基础上发展起来的一种硬件描述语言， 语法较自由， 目前ASIC设计大多采用这种语言。 Verilog HDL语言是美国Cadence Design Systems公司于19831984年组织开发的， 它的主要特点是： 第第4 4章章 第三方工具软件第三方工具软件 过程性描述和结构性描述两者都能接受； 所使用的基本数据类型是“线”和“寄存器”， 它采用四状态制表示布尔值： “0”、“1”、 “”、 “Z”， 其中“”表示不确定状态， “Z”表示悬空； 能够使用混合模式的模型， 即用其描述的设

4、计可以包含不同的抽象层次， 并能用一个仿真程序做仿真； 能够描述模块的并行行为以及描述有限状态机。 第第4 4章章 第三方工具软件第三方工具软件 VHDL和Verilog HDL两者相比， 学习VHDL比学习Verilog HDL难一些， 但Verilog HDL自由的语法也使得初学者容易上手， 同时也容易出错。 国外电子专业通常在本科阶段教授VHDL， 在研究生阶段教授Verilog HDL。 从国内来看， VHDL的参考书很多， 便于查找资料， 而Verilog HDL的参考书则很少， 这给学习Verilog HDL带来不少困难。 第第4 4章章 第三方工具软件第三方工具软件 从EDA技术

5、的发展趋势上看， 直接采用C语言设计可编程逻辑电路将是一个发展方向， 现在已出现用于可编程逻辑电路设计的C语言编译软件。 可以预见， 在510年之内C语言很可能将逐渐成为继VHDL和Verilog HDL之后设计大规模可编程逻辑电路的又一种手段。 第第4 4章章 第三方工具软件第三方工具软件 4.1.2 常用的第三方工具软件 HDL和传统的原理图输入方法的关系就好比是高级语言和汇编语言的关系。 HDL的可移植性好， 使用方便， 但效率不如原理图； 原理图输入的可控性好， 效率高， 比较直观， 但设计大规模可编程逻辑电路时显得比较繁琐。 在真正的可编程逻辑电路设计中， 通常建议采用原理图和HDL

6、结合的方法来设计， 适合用原理图的地方就用原理图， 适合用HDL的地方就用HDL， 并没有强制的规定。 在最短的时间内， 用自己最熟悉的工具设计出高效、 稳定、 符合设计要求的电路才是我们的最终目的。 第第4 4章章 第三方工具软件第三方工具软件 用VHDL/Verilog HDL语言开发可编程逻辑电路的完整流程为： (1) 文本编辑： 用任何文本编辑器都可以进行， 也可以用专用的HDL编辑环境。 通常VHDL文件保存为.vhd文件， Verilog HDL文件保存为.v文件。 (2) 功能仿真： 将文件调入HDL仿真软件进行功能仿真， 检查逻辑功能是否正确（也叫前仿真， 对简单的设计可以跳过

7、这一步， 只有在布线完成以后， 才进行时序仿真）。 第第4 4章章 第三方工具软件第三方工具软件 (3) 逻辑综合： 将源文件调入逻辑综合软件进行综合， 即把语言综合成最简的布尔表达式。 逻辑综合软件会生成.edf（EDIF）的EDA工业标准文件。 (4) 布局布线： 将.edf文件调入PLD厂家提供的软件中进行布线， 即把设计好的逻辑安放到CPLD/FPGA内。 (5) 时序仿真： 需要利用在布局布线中获得的精确参数， 用仿真软件验证电路的时序（也叫后仿真）。 第第4 4章章 第三方工具软件第三方工具软件 以上过程通常都可以在PLD厂家提供的开发工具（如MAX+PLUS， Quartus，

8、Foundation）中完成， 但如果使用专用HDL工具完成逻辑综合， 效果会更好。 特别是对于使用MAX+PLUS的设计人员， 尽量避免在MAX+PLUS中进行复杂的VHDL/Verilog HDL逻辑综合， 原因是MAX+PLUS只支持VHDL/Verilog HDL的子集， 所以最好能在网站下载Altera绑定的免费OEM版HDL综合软件或使用功能更强的通用HDL逻辑综合软件。 第第4 4章章 第三方工具软件第三方工具软件 以下是几种常用的第三方工具软件的简介， 详细情况可到相应公司的网站查询。 PGA Express： VHDL/Verilog HDL综合软件， 简单易用， 由Syno

9、psys公司出品。 FPGA Compiler： VHDL/Verilog HDL综合软件， 由Synopsys公司出品。 第第4 4章章 第三方工具软件第三方工具软件 LeonardoSpectrum： VHDL/Verilog HDL综合软件， 可以加比较多的约束条件， 可控性较强。 该软件由Mentor的子公司Exemplar Logic公司出品。 第第4 4章章 第三方工具软件第三方工具软件 Modelsim： VHDL/Verilog HDL仿真软件， 由Mentor公司出品， 功能比ActiveHDL强大， 使用比Active HDL复杂。 第第4 4章章 第三方工具软件第三方工具

10、软件 Renoir： 通过画框图来完成可编程逻辑电路的系统设计， 可自动生成部分VHDL/Verilog HDL源代码文件， 亦可由VHDL/Verilog HDL源代码生成原理框图。 Renoir（输入）， LeonardoSpectrum（综合）和Modelsim（仿真）构成了Mentor公司引以为豪的VHDL/Verilog HDL完整开发系统FPGA Advantage 。第第4 4章章 第三方工具软件第三方工具软件 Synplify： VHDL/Verilog HDL综合软件， 由Synplicity公司出品。 NC-Verilog/NC-VHDL： Cadence公司出品， 它是很

11、好的Verilog/VHDL仿真工具， 其中NC-Verilog的前身是著名的Verilog仿真软件Verilog-XL。 第第4 4章章 第三方工具软件第三方工具软件 Active HDL： VHDL/Verilog HDL仿真软件， 简单易用， 由Aldec公司出品。 StateCAD： 状态机设计软件， 通过画框图可自动生成状态机的VHDL、 Verilog HDL、 或AHDL源代码文件。 第第4 4章章 第三方工具软件第三方工具软件 X-HDL： 可实现VHDL和Verilog语言的相互自动转化。 Visual VHDL / Visual Verilog： 可视化的HDL/Veril

12、og编辑工具， 功能类似于Renoir。 第三方综合软件的主要功能就是对HDL语言的源文件进行逻辑综合， 生成.edf的EDA工业标准文件。 然后在PLD厂家提供的开发工具软件中调入.edf文件， 进行编译、 仿真、 器件编程等过程， 最终完成整个设计。 第第4 4章章 第三方工具软件第三方工具软件 HDL综合软件中最常用的主要有三个： FPGA Express， LeonardoSpectrum和Synplify。 这三个软件使用都很简单， 只要选中文件， 定好目标器件， 软件运行结束后， 再将输出的.edf文件调入到MAX+PLUS或Quartus中进行编译， 即可生成器件编程文件。 本章

13、将介绍FPGA Express和LeonardoSpectrum这两种软件， 读者可以举一反三。 第第4 4章章 第三方工具软件第三方工具软件 4.2 FPGA Express开发工具软件开发工具软件 4.2.1 特点 FPGA Express（FE）是主要FPGA和PLD结构的强大综合工具， 其特点有： 特定结构的映射和优化； 具有工业领先的综合结果质量(QoR)； 与Quartus的紧密结合； 支持工业标准的Verilog和VHDL； 第第4 4章章 第三方工具软件第三方工具软件 容易使用的设计流程和图形用户界面； 在定时跟踪器（TimeTracker）中综合了静态延时分析； Vista（

14、可视化分析工具）包括与定时跟踪器紧密联系的原理图； 强大的基于TCL的脚本语言。 第第4 4章章 第三方工具软件第三方工具软件 FPGA Express支持的Altera公司的PLD器件有： ACEX1K、 APEX20K、 APEX20KE； FLEX6000、 FLEX 8000、 FLEX 10K、 FLEX 10KA、 FLEX 10KB、 FLEX 10KE； MAX3000A、 MAX7000、 MAX 7000A、 MAX 7000AE、 MAX 7000E、 MAX 7000S、 MAX 9000。 第第4 4章章 第三方工具软件第三方工具软件 FPGA Express的输出文

15、件格式为： EDIF + LMF + TCL (Quartus)； EDIF + ACF + LMF (MAX+PLUS)。 第第4 4章章 第三方工具软件第三方工具软件 图 4.1 FPGA Express界面 工具条代表从左至右的设计流程提示条对接下来的逻辑步骤提供帮助设计源窗口显示所有的设计文件芯片实现窗口列举第第4 4章章 第三方工具软件第三方工具软件 4.2.2 设计流程 FPGA Express的软件界面如图4.1所示。 该软件有两种工作模式： 为获得最快结果的按钮（Push-Button）模式和为获得最优性能的约束条件（Constraint）模式。 1. 按钮模式 所谓按钮模式，

16、 就是所有命令都采用鼠标点击快捷工具条的方式启动， 基本上不输入参数， FPGA Express就能快速完成整个综合过程的一种方式。 将鼠标放在快捷工具图标上就自动显示该图标的功能， 实际上工具图标的功能在菜单中均有相应的命令项。 第第4 4章章 第三方工具软件第三方工具软件 1) 建立新项目 点击New Project快捷工具按钮， 在Name对话框中输入所要建立的项目名如demo， 然后点击Creat按钮， FPGA Express就建立一个名为demo的目录， 在该目录下保存demo.exp项目名和其它中间文件， 如图4.2所示。 第第4 4章章 第三方工具软件第三方工具软件 图 4.2

17、 建立新项目 第第4 4章章 第三方工具软件第三方工具软件 2) 分析 点击Add Source Files快捷工具按钮添加源文件， FPGA Express在添加HDL源文件的过程中自动对它们进行分析， 分析的结果在错误告警信息栏中显示， 如图4.3所示。 双击错误信息， 显示该错误信息源， 并对相应的语法错误进行说明， 然后在右边的编辑窗口中进行修改， 如图4.4所示。 第第4 4章章 第三方工具软件第三方工具软件 图4.3 分析 直接拖动源文件（EDIF、Verilog、VHDL）到设计窗口FE自动进行分析，在信息窗口显示分析结果第第4 4章章 第三方工具软件第三方工具软件 图4.4 调

18、试 第第4 4章章 第三方工具软件第三方工具软件 3) 器件实现与优化 点击Create Implementation工具按钮， 选择目标器件的过程如图4.5所示。 然后点击OK按钮， FPGA Express初步映射到指定的Altera器件并进行优化， 其结果界面如图4.6所示。 第第4 4章章 第三方工具软件第三方工具软件 图4.5 选择目标器件 1.从工具条中选择顶层模块2.在对话框中指定器件系列、器件、速度级别、时钟频率等4.选择略过约束条件输入项，不优化其它的约束条件3.选择优化项第第4 4章章 第三方工具软件第三方工具软件 图4.6 优化结果 被详细说明被优化第第4 4章章 第三方

19、工具软件第三方工具软件 图4.7 在Quartus或Quartus中布线 第第4 4章章 第三方工具软件第三方工具软件 4) 在Quartus或Quartus中布线（Place and Route） 右击一个被优化过的芯片， 在弹出菜单中选择Place and Route Chip项， 如图4.7所示。 FPGA Express产生.edf、 .lmf、 .tcl文件， 并在背景中启动Quartus或Quartus（仅因为有效目标器件为APEX20K/E）。 将综合结果.edf文件作为设计源文件进行编译、 仿真、 定时分析及器件编程，完成整个系统的设计过程（参考第 3 章介绍的Quartus

20、开发软件）。第第4 4章章 第三方工具软件第三方工具软件 5) 在MAX+PLUS中布线（Place and Route） 如果有效目标器件为Altera的其它器件， 并且MAX+PLUS支持， 则在MAX+PLUS中布线。其方法为： 右击一个被优化过的芯片， 在弹出菜单中选择Export Netlist项， 利用输出目录作为MAX+PLUS的项目目录， 然后点击OK按钮。 该过程如图4.8所示逻辑综合完成后可在MAX+PLUS中， 将该.edf文件作为MAX+PLUS 的设计源文件， 并将该文件设置为当前项目， 然后进行编译、 仿真、 定时分析及器件编程， 最终完成整个系统的设计过程（参考第

21、 3 章MAX+PLUS开发软件）。 第第4 4章章 第三方工具软件第三方工具软件 图4.8 在MAX+PLUS中布线第第4 4章章 第三方工具软件第三方工具软件 2. 约束条件模式 约束条件模式的前三个步骤包括建立新项目、 添加源文件进行分析、 选择目标器件， 它们同按钮模式一样， 在Quartus和MAX+PLUS中布线的过程也与按钮模式一样， 这里不再重复说明。 与按钮模式不同之处就是第三步中的编辑约束条件， 编辑约束条件方法是这样的，即在图4.5所示的Create Implementation对话框中选择目标器件后， 不选择Skip ConstraintEntry项， 仅创建芯片的详细

22、说明， 第第4 4章章 第三方工具软件第三方工具软件 点击OK按钮， 然后在图4.9所示的被详细说明的芯片中点击右键， 在弹出菜单中选择Edit Constraints项。 设计人员可以在数据表中输入各种约束条件， 包括时钟、 路径、 端口、 模块、 寄存器（仅针对APEX20K/E）、 Altera选项。 第第4 4章章 第三方工具软件第三方工具软件 图4.9 编辑约束条件 第第4 4章章 第三方工具软件第三方工具软件 1) 编辑时钟 点击Clocks项， 输入时钟波形或选择定义时钟， 可取代缺省时钟波形， 并在时钟约束条件表中指定时钟频率， 如图4.10所示。 第第4 4章章 第三方工具软

23、件第三方工具软件 图4.10 编辑时钟 第第4 4章章 第三方工具软件第三方工具软件 2) 编辑路径 点击Paths， 在路径约束条件表中指定定时约束条件， 作为进行定时分析的各组之间的延时。 缺省的路径延时是从时钟波形开始计算的， 设计人员可选择一个已经存在的延时值并输入一个新值来取代缺省值， 如图4.11所示。 第第4 4章章 第三方工具软件第三方工具软件 图4.11 编辑路径 第第4 4章章 第三方工具软件第三方工具软件 进行定时分析的各组包括： 具有公共定时分析的寄存器组与（或者）端口组； 被FPGA Express自动识别的； 一组中所有输出端口（和输入端口）； 一组中被相同边沿的公

24、共时钟触发的所有触发器； 一组中被一个具有相同值的公共信号使能的所有锁存器。 第第4 4章章 第三方工具软件第三方工具软件 图4.12 进行定时分析各组示意图 c1c2c2c2c2 c2c2 c1inoutin c2c2 outc1 c2D QD Q12345D QD Q第第4 4章章 第三方工具软件第三方工具软件 3) 编辑路径下的子路径 子路径被用来定义点到点的定时约束条件或多个时钟周期的路径， 其示意图如图4.13所示。 其设置步骤如下： 在路径列表中高亮度选中子路径， 右击鼠标， 在弹出菜单中选中New Sub path项， 如图4.14所示。 第第4 4章章 第三方工具软件第三方工具

25、软件 图4.13 子路径示意图 DQDQcDQcenCEDQDQcDQcQcD第第4 4章章 第三方工具软件第三方工具软件 图4.14 编辑子路径 1.双击高亮度显示源单元和目标单元以形成新的路径2.输入子路径名及所希望的延时第第4 4章章 第三方工具软件第三方工具软件 4) 编辑端口 点击Ports， 出现如图4.15所示数据表， 在端口约束条件表中指定输入输出延时。 一个输入端口或双向端口的输入延时指的是从该端口到定时分析组的最大延时， 一个输出端口或双向端口的输出延时指的是从定时分析组到该端口的最大延时。 Use I/O Registers指定被用在一个端口的最快的I/O寄存器（对ACE

26、X、 MAX、 FLEX有效， 在FPGA Express 3.5中才对APEX20K/E有效 ）。 Slew Rate用于对一个输出或双向端口指定快或慢的摆率。 Pad Locations用于对一个端口指定引脚位置， FPGA Express不检查引脚数字的有效性。 第第4 4章章 第三方工具软件第三方工具软件 图4.15 编辑端口 第第4 4章章 第三方工具软件第三方工具软件 图4.16 编辑模块 第第4 4章章 第三方工具软件第三方工具软件 5) 编辑模块 点击Modules， 出现如图4.16所示数据表， 设计人员可以在模块约束条件表中指定层次约束条件。 Dont Touch能防止Mo

27、dule/Entity/Instance被优化， 在HDL程序中可以为设计映射指定Dont Touch， 其格式如下： 第第4 4章章 第三方工具软件第三方工具软件 对于Verilog语言 module mapped-design (a, b); /synopsys attribute fpga-dont-touch true 对于VHDL语言 attribute fpga-dont-touch : string; attribute fpga-dont-touch of mapped-design : label is true; Dont Touch的选项包括True、 False、 Tr

28、ue 、 False、 Inherit和Inherit 。 第第4 4章章 第三方工具软件第三方工具软件 6) 编辑寄存器 点击Registers， 出现如图4.17所示数据表， 寄存器自动显示在寄存器约束条件表中， 设计人员可以对单个寄存器设置最大扇出。 寄存器编辑功能仅针对APEX20K/E有效， 它可以避免布线的拥挤。 寄存器复制功能允许对寄存器最大扇出进行控制， 但寄存器的高扇出一般会引起较长的延时， 其示意图如图4.18所示。 第第4 4章章 第三方工具软件第三方工具软件 图4.17 编辑寄存器 第第4 4章章 第三方工具软件第三方工具软件 图4.18 寄存器复制示意图寄存器复制第第

29、4 4章章 第三方工具软件第三方工具软件 7) 编辑Altera选项点击Altera Options， 出现如图4.19所示选项。 第第4 4章章 第三方工具软件第三方工具软件 图4.19 编辑Altera选项仅对FLEX器件有效仅在Altera 版的 FPGACompiler 中有效第第4 4章章 第三方工具软件第三方工具软件 8) 输入、 输出约束条件 在File菜单中选中Import Constraints或者Export Constraints项， 如图4.20所示。 输出约束条件是从当前激活的实现（implementation）中保存约束条件、 属性及指定的选项到一个.exc文件，

30、而输入约束条件则是将.exc文件中的信息应用到当前激活的实现（implementation）中。 第第4 4章章 第三方工具软件第三方工具软件 图4.20 输入输出约束条件 输入约束条件输出约束条件第第4 4章章 第三方工具软件第三方工具软件 4.2.3 设计分析 设计分析包括综合了静态定时分析器的定时跟踪器和具有关键路径分析的原理图查看器。 1. 定时跟踪器 右击一个被优化过的芯片， 在弹出菜单中选择View Results， 在时钟项中估计不满足要求的定时用红色显示。 点击Paths， 每选择一条特别的路径就显示所有有关的逻辑层， 如图4.21所示。 第第4 4章章 第三方工具软件第三方工

31、具软件 选择Ports， 端口约束条件表显示所有的输入输出延时信息。 选择Modules， 模块约束条件表提供面积信息， 面积的大小是根据LCELL的数目定义的。 第第4 4章章 第三方工具软件第三方工具软件 图4.21 定时跟踪器 第第4 4章章 第三方工具软件第三方工具软件 2. 原理图查看 右击任何一个芯片， 在弹出菜单中选择View Schematic， 如图4.22所示。 如果要将详细说明的原理图与被优化后的原理图进行对比， 可使用查看工具条进行仔细观察， 如图4.23 所示。 软件可对关键路径进行分析， 如图4.24所示， 还可在View菜单中选择Find Schematic Ob

32、ject， 在原理图中找到目标LCELL。 第第4 4章章 第三方工具软件第三方工具软件 图4.22 原理图查看 第第4 4章章 第三方工具软件第三方工具软件 图4.23 优化前后对比 详细说明的原理图被优化后的原理图查看区域控制层次控制 扇入扇出显示 跟踪路径第第4 4章章 第三方工具软件第三方工具软件 图4.24 关键路径分析 第第4 4章章 第三方工具软件第三方工具软件 4.2.4 FPGA脚本工具FST FPGA 脚本工具是一种基于TCL的脚本语言， 是利用书写的语言命令来完成FPGA Express图形用户界面（GUI）所能完成的功能， 对交互式和批处理模式来说， 所有的GUI特征与

33、 FE-shell 命令是等效的。 GUI与FST分享共同的项目数据库。 脚本语言的优点是： 最大程度减少设计人员的错误， 容易维护， 而且对重复运行来说是真正的批处理模式。 脚本语言举例说明如下， 右边的中文说明是为了与图形用户界面GUI功能进行对比。 第第4 4章章 第三方工具软件第三方工具软件 define variables 定义变量 set project demo 建立设计环境set design-dir c:/demoset target APEX20Kset device AUTOset speed FASTESTset chip microset top-level micr

34、oset opt-chip format %s-Optimized $chipset netlist-dir $design-dir/outputs 第第4 4章章 第三方工具软件第三方工具软件 create project 建立新项目， 与GUI界面的New Project 按钮具有相同的功能create-project $project open project 打开项目， 与GUI界面的Open Project 按钮具有相同的功能open-project $project add source files 向项目添加源文件， 与GUI界面的Add Sources按钮具有相同的功能第第4

35、4章章 第三方工具软件第三方工具软件 add-file $design-dir/tim-hier.vhd add-file $design-dir/counter4.vhdadd-file $design-dir/display.vhdadd-file $design-dir/micro.vhdadd-file $design-dir/micro-st.vhdadd-file $design-dir/convsegs.vhd analyze source files 分析源文件， 在GUI中自动完成第第4 4章章 第三方工具软件第三方工具软件 analyze-file-progress ela

36、borate design 详细说明设计， 与Create Implementation按钮具有相同的功能create-chip-preserve-frequency 50-progress -target $target -device $device -speed $speed -name $chip $top 输入约束条件 specify current implementation 指定当前的实现， 与Selecting an Implementation具有相同的功能 第第4 4章章 第三方工具软件第三方工具软件 current-chip $chip specify fast i/o

37、 registers on all pins 在所有引脚上指定快速输入输出寄存器set fast-io-reg get-port $chip/*set-pad-register TRUE $fast-io-reg specify fast slew rate on all outputs在所有输出上指定快速摆率第第4 4章章 第三方工具软件第三方工具软件 set fast-slew get-port -out $chip/*set-pad-slew-rate FAST $fast-slew specify period, rise time, fall time for each clock

38、为每个时钟指定周期、 上升沿时间和下降沿时间set-clock -period 10 -rise 0 -fall 5 clk-1set-clock -period 20 -rise 0 -fall 10 clk-2set-clock -period 30 -rise 0 -fall 15 clk-3 specify individual delays第第4 4章章 第三方工具软件第三方工具软件 set-max-delay -path (I):(O) 10set-max-delay -path (I):(RC, clk-1) 10set-max-delay -path (RC, clk-1):(

39、O) 10set-max-delay -path (RC, clk-1):(RC, clk-1) 10 optimize design 优化设计optimize-chip -progress -name $opt-chip export netlists for place-and-route 输出网表文件 第第4 4章章 第三方工具软件第三方工具软件 export-chip -progress -dir $netlist-dir close FE project 关闭FE项目， 后面可跟布线命令 close-project 用户可在GUI中输出fe-shell脚本。 右击芯片， 在弹出菜单中

40、选择Export FPGA Script， 如图4.25所示。 在线帮助为Help / Help Topics/ Index / Type Scripting。 第第4 4章章 第三方工具软件第三方工具软件 图4.25 在GUI中输出脚本 第第4 4章章 第三方工具软件第三方工具软件 4.2.5 提示与技巧 (1) 在FPGA Express中有一些选项， 可在分析综合前对其进行设置。 在菜单中选择Options， 出现Options对话框的General子项， 如图4.26所示， 然后进行选择。 (2) 点击Project， 出现如图4.27所示选择子项。 FSM选项仅针对VHDL设计， V

41、erilog 预处理器FSM (ifdef， else， endif)是针对有条件的编译。 第第4 4章章 第三方工具软件第三方工具软件 图4.26 综合选项对话框 第第4 4章章 第三方工具软件第三方工具软件 图4.27 Project选择子项 第第4 4章章 第三方工具软件第三方工具软件 (3) 点击Optimization， 出现如图4.28所示选择子项。 Merge Duplicate Register（合并复制的寄存器）就是去掉多余的寄存器， Register Duplicate（寄存器复制）是为寄存器的所有输出中的每一个输出均单独指定一个寄存器。第第4 4章章 第三方工具软件第三方

42、工具软件 图4.28 Optimization选择子项 第第4 4章章 第三方工具软件第三方工具软件 4.3 LeonardoSpectrum开发工具软件开发工具软件 LeonardoSpectrum软件运行界面如图4.29所示， 该软件有三种逻辑综合方式： SynthesisWizard（综合向导）、 Quick Setup（快速完成）、 FlowTabs（详细流程）方式。 具体采用哪种方式可点击工具栏快捷图标或从Tools菜单中选择， 如图4.30所示。 第第4 4章章 第三方工具软件第三方工具软件 图4.29 LeonardoSpectrum软件界面 菜单栏PLD 公司名信息窗口流程符号

43、工具栏第第4 4章章 第三方工具软件第三方工具软件 图4.30 逻辑综合的三种方式 2.快速完成方式1.综合向导方式3.高级详细流程方式第第4 4章章 第三方工具软件第三方工具软件 综合向导方式是最简单的方式。 快速完成方式的功能与综合向导方式一样， 只是从菜单中选择命令完成。 详细流程方式选中后出现数据表格， 包括Technology、 Input、 Constraints、 Optimize、 Output与Physical等六个子项， 点击每一个子项就可进行相应的设置及参数输入， 其过程与综合向导方式一样， 只是Constraints子项的选项要多一些。 第第4 4章章 第三方工具软件第

44、三方工具软件 如果会使用综合向导方式， 也就会使用其它两种方式， 因此， 在这里只介绍SynthesisWizard（综合向导）方式。 如果是第一次使用LeonardoSpectrum软件， 建议采用综合向导方式， 该方式共分四步。 在每一步中都包含以下按钮： 帮助（得到进一步帮助）、 取消（退出综合向导）、 上一步（返回到综合向导的前一步）， 用户可在设置过程中随时点击这些按钮进行选择。 第第4 4章章 第三方工具软件第三方工具软件 1. 指定技术库 选择Synthesis Wizard（综合向导）方式后， 出现如图4.31所示器件设置对话框。 第第4 4章章 第三方工具软件第三方工具软件 图4.31 指定技术库 3.选择一个器件系列6.选择下一步4.从下拉列举中选择器件5.从下拉列举中选择速度级别2.点击ASIC 或FPGA 扩展器件树1.点击技术商标打开公司网页第第4 4章章 第三方工具软件第三方工具软件 2. 输入文件 在如图4.32所示对话框中， 首先设置工作目录。 点击“设置工作目录”按钮， 出现如图4.33所示对话框， 工作目录底下将保存所有的输出文件。 然后点击输入文件按钮， 出现如图4.34所示对话框。 Encoding选项是为状态机选择编码方式。 如选中Resource Shari