第6章时序逻辑电路的分析与设计讲述

1、2022-3-1716 . 6 . 时序逻辑电路的分析与设计时序逻辑电路的分析与设计 6.1 时序逻辑电路的基本概念 6.2 同步时序逻辑电路的分析 6.3 同步 时序逻辑电路的设计 6.4 异步 时序逻辑电路的分析 6.5 若干典型的时序逻辑集成电路 6.6 *用Verilog描述时序逻辑电路 6.7* 时序逻辑可编程逻辑器件2022-3-1721. 掌握时序逻辑电路功能的表达方法及其相互转换；2. 掌握同步时序逻辑电路的分析和设计方法；3. 掌握异步时序逻辑电路的分析方法；4. 掌握典型时序逻辑电路计数器、寄存器、移位寄存器的逻辑功能及其应用；5. 了解时序可编程器件。教学要求教学要求20

2、22-3-1736.1 时序逻辑电路基本概念时序逻辑电路基本概念楼房电梯控制楼房电梯控制引入时序逻辑问题引入时序逻辑问题 电梯的控制电路需要根据电梯内和各楼层入口处按键信号，以及电梯当前的状态，来决定电梯的上升上升或下降下降，同时将电梯当前所处的楼层输出显示。按键信号输入信号输入信号，升降控制和所处楼层显示输出信号输出信号； 控制电路必须具有存储单元用以记忆，定义电梯当前所处的楼层现态现态，将要达到的楼层次态次态，楼层的变换为状态转换状态转换； 电梯的升降不仅取决于当前按键输入信号，而且取决于电梯当前的状态。确定状态如何转换的信号激励信号激励信号。 输入信号、输出信号、激励信号以及现态、次态及

3、其状态转换是时序逻辑问题研究的主要内容。2022-3-1746.1 时序逻辑电路基本概念时序逻辑电路基本概念1. 时序电路的模型时序电路的模型时序逻辑电路由进行逻辑运算的组合电路和起记忆作用的存储电路存储电路组成。电路模型如图。6.1.1 时序逻辑电路模型与分类时序逻辑电路模型与分类输入信号 I，I=( I1，I2，Ii )输出信号 O，O=( O1，O2，Oj )激励信号 E，E=( E1，E2，Ek )状态信号 S，S=( S1，S2，Sm )输出方程组： O=f ( I，S)激励方程组： E= g ( I，S)状态方程组： Sn+1=h ( E，S)存储电路的输入信号存储电路的输出信号触

4、发器或锁存器构成输出信号是输入I与状态S的函数激励信号是输入I与状态S的函数次态是激励E与状态S的函数2022-3-1756.1 时序逻辑电路基本概念时序逻辑电路基本概念时序逻辑电路具有以下特征：时序逻辑电路具有以下特征：.时序逻辑电路由组合逻辑电路和存储电路组成。.时序逻辑电路的状态变化，不仅与该当前的输入信号有关，而且与电路当前的状态有关。 .时序逻辑电路在任意时刻的输出信号，不仅与该当前的输入信号有关，而且与电路当前的状态有关。 6.1.1 时序逻辑电路模型与分类时序逻辑电路模型与分类2022-3-1766.1 时序逻辑电路基本概念时序逻辑电路基本概念2. 异步时序电路与同步时序电路异步

5、时序电路与同步时序电路时序逻辑电路 同步时序逻辑电路 异步时序逻辑电路同步时序逻辑电路同步时序逻辑电路：存储电路一般用触发器实现，各触发器的时钟端均与统一的时钟脉冲信号相连接与统一的时钟脉冲信号相连接，各触发器状态改变受同一时钟信号的控制，它们的状态在同一时刻更新它们的状态在同一时刻更新。目前较复杂的时序电路广泛采用同步时序逻辑电路实现。异步时序逻辑电路异步时序逻辑电路：没有统一的时钟脉冲或没有时钟脉冲，电路的状态更新不是同时发生的。 异步时序逻辑电路又分为脉冲脉冲异步时序电路触发器组成，电平电平异步时序电路锁存器组成。6.1.1 时序逻辑电路模型与分类时序逻辑电路模型与分类2022-3-17

6、76.1 时序逻辑电路基本概念时序逻辑电路基本概念以同步时序电路为例对以同步时序电路为例对状态状态进行说明进行说明.时序逻辑电路是状态状态依赖的，故又称为状态机状态机，本章只限于讨论有限数量存储单元构成的状态机有限状态机； .电路的状态是由触发器的状态组合而成，具有n个触发器的时序电路具有2n个状态，例如n=2， 22 =4，电路具有4个状态：00、01、10、11；.在有效边沿触发前电路的状态为现态现态，有效边沿触发后电路的状态为次态次态，次态次态仅仅表示状态变化时的新状态，变化后又是现态现态；. 状态的变化产生的次态次态取决于输入信号和现态现态，输出信号也取决于输入信号和现态现态，或者仅取

7、决于现态现态。6.1.1 时序逻辑电路模型与分类时序逻辑电路模型与分类2022-3-1786.1 时序逻辑电路基本概念时序逻辑电路基本概念6.1.2 时序电路功能的表达时序电路功能的表达组合逻辑关系的表达方法 输出函数表达式 真值表 卡诺图时序电路功能的表达方法 方程组 状态表 状态图 时序图 时序电路功能的四种表达方法表示的是同一种同一种逻辑关系，它们可以相互转换，在时序电路分析和设计往往需要利用各种表达方法。下面通过一个实例实例，讲解时序电路功能的四种表达方式及相互转换。 输出方程组 激励方程组 状态方程组2022-3-1796.1 时序逻辑电路基本概念时序逻辑电路基本概念考察如图所示电路

8、有效的同步时序电路1. 逻辑方程组逻辑方程组(1). 输出方程组A)QQ(Y10(2). 激励方程组A)QQ(D100A QD01(3). 状态方程组由激励方程代入触发器特性方程得到A)QQ(Q101n0A QQ01n1D触发器特性方程：Qn+1=DQ0+Q16.1.2 时序电路功能的表达时序电路功能的表达2022-3-1710A=00 00 11 01 1 现态Q1 Q0次态yQ1n21n0 QQ1n11n1 A=1/Y6.1 时序逻辑电路基本概念时序逻辑电路基本概念2. 状态表状态表(1). 输出方程组A)QQ(Y10(2). 激励方程组A)QQ(D100A QD01(3). 状态方程组A

9、)QQ(Q101n0A QQ01n1Q1 Q0 A Y 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 0 0 1 0 1 1 0 1 0 1 0 0 0 0 1 1 0 1 1 1 0 1 1 0 0 0 1 1 1 1 0 1 01n1Q1n0Q状态真值表常用是状态表状态表，与状态真值表等效，为其集约形式。0 0/00 0/10 0/10 0/11 0/00 1/01 1/00 1/0状态表电路电路方程组方程组状态真值表状态真值表状态表状态表6.1.2 时序电路功能的表达时序电路功能的表达2022-3-17116.1 时序逻辑电路基本概念时序逻辑电路基本概念3. 状态图状态图

10、204由状态表很方便得到状态图。0 0/00 0/10 0/10 0/11 0/00 1/01 1/00 1/0状态表A=00 00 11 01 1 现态Q1 Q0次态yQ1n21n0QQ1n11n1A=1/Y状态图00011110 0/0Q1Q0 A/Y 0/10/1 0/1 1/0 1/0 1/0 1/06.1.2 时序电路功能的表达时序电路功能的表达2022-3-17126.1 时序逻辑电路基本概念时序逻辑电路基本概念4. 时序图时序图由状态表或状态图、输出方程组很方便得到时序图。 CP A 0 0/00 0/10 0/10 0/11 0/00 1/01 1/00 1/0状态表A=00

11、00 11 01 1 现态Q1 Q0次态yQ1n21n0QQ1n11n1A=1/YA)QQ(Y10Q0Q1Y输出方程时序图时有时并没有完全表达电路状态转换全过程，如图没有表达状态为11，A=0时状态转换输入波形自拟0000010001116.1.2 时序电路功能的表达时序电路功能的表达2022-3-17136.2 同步同步时序电路分析时序电路分析时序逻辑电路分析的任务时序逻辑电路分析的任务 同步时序电路的分析实际上是一个读图、识图的过程。 对给定的同步时序电路，分析其在输入信号和时钟的作用下，其状态和输出信号变化的规律，进而理解电路的逻辑功能和工作特性。分析的关键分析的关键：找出电路状态和输出

12、变化的规律找出电路状态和输出变化的规律。 分析过程的主要表现形式：时序电路的逻辑功能是由其状态和输出信号的变化规律呈现出来的。所以，分析过程主要是列出电路状态表或画出状态图、时序图。2022-3-17146.2 同步同步时序电路分析时序电路分析同步同步时序逻辑电路分析时序逻辑电路分析方法方法 代数法代数法1.了解电路的组成：电路的输入、输出信号、触发器的类型等。2. 根据给定的时序电路图，写出下列各逻辑方程组：(1). 对应每个输出变量导出输出方程，组成输出方程组输出方程组；(2). 对应各触发器每个输入变量导出激励方程，组成激励方程组激励方程组；(3). 将每个触发器的激励方程代入相应触发器

13、特性方程，得各触发器状态方程，组成状态方程组状态方程组。 3. 根据状态方程组和输出方程组，列出电路的状态表状态表，画出状态图状态图，或拟定一典型输入序列画出时序图时序图；4. 确定电路的逻辑功能，并用文字描述电路逻辑功能。6.2.1 分析同步时序电路一般步骤分析同步时序电路一般步骤2022-3-17156.2 同步同步时序电路分析时序电路分析例例6.2.1 分析如图所示电路分析如图所示电路6.2.2 同步时序逻辑电路分析举例同步时序逻辑电路分析举例解：解：1. 了解电路组成了解电路组成两个T 触发器组成的同步时序电路，触发。 2. 写出各方程组写出各方程组输出方程组：Y=AQ0Q1激励方程组

14、：T0=A，T1=AQ0将激励方程组代入T触发器的特性方程得状态方程组T触发器的特性方程Q TQ TQTQ1n01n0QAQ101n1Q)AQ(Q2022-3-1716将现态和输入逻辑值一一代入状态方程组和输出方程组计算次态和输出值，即可填状态表。采用分析方法填状态表只有当A=Q0=Q1=1，Y=1A=0时，A=1时，6.2 同步同步时序电路分析时序电路分析3. 根据状态方程组和输出方程组，列出状态表，画出状态图；根据状态方程组和输出方程组，列出状态表，画出状态图；状态方程组：输出方程组：Y=AQ0Q101n0QAQ101n1Q)AQ(Q0 0/00 1/01 0/01 1/00 1/01 0

15、/01 1/00 0/1状态表A=00 00 11 01 1 现态Q1 Q0次态yQ1n21n0QQ1n11n1A=1/Y01n0QQ11n1QQ01n0QQ101n1QQQ6.2.2 同步时序逻辑电路分析举例同步时序逻辑电路分析举例2022-3-17176.2 同步同步时序电路分析时序电路分析3. 根据状态表，画出状态图；根据状态表，画出状态图；状态图00011011 0/0 1/0 1/1 1/0 0/0 1/00 0/00 1/01 0/01 1/00 1/01 0/01 1/00 0/1状态表A=00 00 11 01 1 现态Q1 Q0次态yQ1n21n0QQ1n11n1A=1/YQ

16、1Q0 A/Y 0/0 0/0A=0，状态不变；A=1，状态 +1；6.2.2 同步时序逻辑电路分析举例同步时序逻辑电路分析举例2022-3-17186.2 同步同步时序电路分析时序电路分析3. 根据状态图，画出时序图；根据状态图，画出时序图；0 1 0 1 0 0 1 1 0 1 00 0 1 1 0 0 0 0 1 1 0Y=AQ0Q1输出信号Y的下降沿可用于触发进位操作；当A受干扰于处产生低电平，则造成处虚假进位信号。典型输入序列111101011111 1 1 1 0 1 0 1 1 1 16.2.2 同步时序逻辑电路分析举例同步时序逻辑电路分析举例2022-3-17196.2 同步同

17、步时序电路分析时序电路分析 4. 确定电路的逻辑功能。确定电路的逻辑功能。观察状态图和时序图可知，电路是一个由信号A控制的可控二进制计数器。当A=0时停止计数，电路状态保持不变；当A=1时，在CP上升沿到来后电路状态值加1，一旦计数到11状态，Y 输出1，且电路状态将在下一个CP上升沿回到00。输出信号Y的下降沿可用于触发进位操作。 6.2.2 同步时序逻辑电路分析举例同步时序逻辑电路分析举例计数器：计数器：每来1个脉冲，+1加1计数器， 1减1计数器。2022-3-17206.2 同步同步时序电路分析时序电路分析同步同步时序逻辑电路分析时序逻辑电路分析另一种方法另一种方法 表格法表格法1.了

18、解电路的组成：电路的输入、输出信号、触发器的类型等。2. 根据给定的时序电路图，写出下列各逻辑方程组；(1). 对应每个输出变量导出输出方程，组成输出方程组；(2). 对应各触发器每个输入变量导出激励方程，组成激励方程组；(3). 列电路次态真值表；3. 根据次态真值表和输出方程组，列出电路的状态表，画出状态图，或拟定一典型输入序列画出时序图；4. 确定电路的逻辑功能，并用文字描述电路逻辑功能。 与代数法比较，仅标红色处不同。无论何种方法，都是要得到状态表，状态图，时序图，从而确定电路的逻辑功能。6.2.2 同步时序逻辑电路分析举例同步时序逻辑电路分析举例2022-3-1721例例6.2.2

19、用表格法分析下图所示同步时序逻辑电路。用表格法分析下图所示同步时序逻辑电路。2. 写出输出方程组和激励方程组写出输出方程组和激励方程组011QAKJ1KJ00激励方程组6.2 同步同步时序电路分析时序电路分析解：1. 了解电路组成了解电路组成两个JK 触发器组成的同步时序电路，触发。输出Z与输入A无直接关系。输出方程组：Z = Q0Q16.2.2 同步时序逻辑电路分析举例同步时序逻辑电路分析举例2022-3-1722列电路次态真值表输入 A 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 现态Q1 Q0 激励函数J1 K1 J0 K0 次态yQ1

20、n21n0QQ1n11n10 01 10 01 11 10 01 10 01 11 11 11 11 11 11 11 101101001101010106.2 同步同步时序电路分析时序电路分析例例6.2.2 用表格法分析下图所示同步时序逻辑电路。011QAKJ1KJ00激励输出：Z = Q0Q1为了得到次态，列JK触发器功能表。J K Qn+1 功能0 0 Q 保持0 1 0 置01 0 1 置11 1 Q 翻转JK触发器功能表6.2.2 同步时序逻辑电路分析举例同步时序逻辑电路分析举例2022-3-1723 电路次态真值表输入 A 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0

21、 1 0 1 1 1 0 1 1 1 现态Q1 Q0 激励函数J1 K1 J0 K0 次态yQ1n21n0QQ1n11n10 01 10 01 11 10 01 10 01 11 11 11 11 11 11 11 101101001101010103.根据电路次态真值表和输出函数方程，作出状态表和状态图根据电路次态真值表和输出函数方程，作出状态表和状态图0 11 01 10 01 10 00 11 06.2 同步同步时序电路分析时序电路分析A=00 00 11 01 1 现态Q1 Q0次态yQ1n21n0Q y1n11n1A=1状态表Z0001Z = Q0Q16.2.2 同步时序逻辑电路分析

22、举例同步时序逻辑电路分析举例2022-3-17243. 根据状态表，画出状态图；根据状态表，画出状态图；状态图00/001/010/011/1 0 0 0 0 1 1 1 1电路是一个2位二进制数可逆计数器。电路输入A=0 加1计数 0001 10 11电路输入A=1 减1计数 0011 10 016.2 同步同步时序电路分析时序电路分析Q1Q0/Z AA=00 00 11 01 1 现态Q1 Q0次态yQ1n21n0Q y1n11n1A=1状态表Z0 11 01 10 01 10 00 11 000016.2.2 同步时序逻辑电路分析举例同步时序逻辑电路分析举例2022-3-1725A=00

23、 00 11 01 1 现态Q1 Q0次态yQ1n21n0Q y1n11n1A=1状态表Z0 11 01 10 01 10 00 11 000013. 拟定一典型输入序列拟定一典型输入序列111100000画时序图画时序图 5061 2 3 4 5 6 7 8 9 CPA0011Q1Q010Z借位操作Z进位操作010001101100016.2 同步同步时序电路分析时序电路分析Z4. 确定电路的逻辑功能：确定电路的逻辑功能：电路是一个2位二进制数可逆计数器，输出Z作为进位或借位操作。6.2.2 同步时序逻辑电路分析举例同步时序逻辑电路分析举例2022-3-17266.2 同步同步时序电路分析时

24、序电路分析例例6.2.3 分析如图所分析如图所示电路。示电路。 104解：解：1. 了解电路组成了解电路组成3个D触发器组成同步时序电路，触发。无输入信号，状态即输出。2. 写出各方程组写出各方程组输出方程组：Z0=Q0，Z1=Q1 ，Z2=Q2激励方程组：010QQD 01QD 12QD 6.2.2 同步时序逻辑电路分析举例同步时序逻辑电路分析举例2022-3-17276.2 同步同步时序电路分析时序电路分析例例6.2.3 将激励方程组代入将激励方程组代入D触发器的特性方程得状态方程组触发器的特性方程得状态方程组0101n0QQDQ011n1QDQ121n2QDQ3. 列出其状态表列出其状态

25、表012QQQ1n01+n11n2QQQ 1 1 1 1 1 0 1 0 1 1 0 0 0 1 1 0 1 0 0 0 1 0 0 0状态表1 1 01 0 00 1 00 0 11 1 01 0 00 1 00 0 1画出其状态图画出其状态图6.2.2 同步时序逻辑电路分析举例同步时序逻辑电路分析举例2022-3-17286.2 同步同步时序电路分析时序电路分析例例6.2.3 状态图分析状态图分析 001、010、100形成闭合回路，正常工作时状态总是按闭合回路循环变化，这三个状态构成有效序列，称为有效状态。 其余五个状态为无效状态。 无论电路的初始状态如何，经过若干CP脉冲之后，总能进入

26、有效序列，电路具有的这种能力称为自启动能力自启动能力。6.2.2 同步时序逻辑电路分析举例同步时序逻辑电路分析举例2022-3-17296.2 同步同步时序电路分析时序电路分析例例6.2.3 根据状态图画出时序图根据状态图画出时序图4. 确定其逻辑功能确定其逻辑功能由状态图可见，电路的有效状态是三位循环码； 0 0 1 从时序图可看出，电路正常工作时，3个触发器的Q端轮流出现一个宽度为一个CP周期脉冲信号，循环周期为3TCP电路的功能为脉冲分配器或节拍脉冲产生器。6.2.2 同步时序逻辑电路分析举例同步时序逻辑电路分析举例2022-3-17306.2 同步同步时序电路分析时序电路分析米利米利

27、( Mealy ) 型和穆尔型和穆尔( Moore )型时序电路型时序电路 204Mealy型时序电路：型时序电路：电路输出是输入变量与触发器状态的函数。即：输出与输入有直接的关系，输出方程中含输入变量。例6.2.1是Mealy型输出：Y=AQ0Q16.2.2 同步时序逻辑电路分析举例同步时序逻辑电路分析举例2022-3-17316.2 同步同步时序电路分析时序电路分析米利米利 ( Mealy ) 型和穆尔型和穆尔( Moore )型时序电路型时序电路Moore型时序电路：型时序电路：电路输出仅仅是触发器状态的函数。即：输出与输入没有直接的关系，输出方程中不含输入变量。例6.2.2是Moore

28、型输出：Z =Q0Q1例6.2.3是特殊Moore型，状态就是输出。6.2.2 同步时序逻辑电路分析举例同步时序逻辑电路分析举例2022-3-17326.2 同步同步时序电路分析时序电路分析米利米利 ( Mealy ) 型和穆尔型和穆尔( Moore )型时序电路型时序电路Mealy型、 Moore型时序电路的状态表和状态图略有区别。例6.2.2 Moore型状态图00/001/010/011/1 0 0 0 0 1 1 1 1Q1Q0/Z A00011011 0/0 1/0 1/1 1/0 0/0 1/0Q1Q0 A/Y 0/0 0/0例6.2.1 Mealy型状态图6.2.2 同步时序逻辑

29、电路分析举例同步时序逻辑电路分析举例2022-3-17336.2 同步同步时序电路分析时序电路分析米利米利 ( Mealy ) 型和穆尔型和穆尔( Moore )型时序电路型时序电路Mealy型、 Moore型时序电路的状态表和状态图略有区别。0 0/00 1/01 0/01 1/00 1/01 0/01 1/00 0/1例6.2.1 Mealy型状态表A=00 00 11 01 1 现态Q1 Q0次态yQ1n21n0QQ1n11n1A=1/Y0 11 01 10 01 10 00 11 0A=00 00 11 01 1 现态Q1 Q0次态yQ1n21n0Q y1n11n1A=1例6.2.2

30、Moore型状态表Z00016.2.2 同步时序逻辑电路分析举例同步时序逻辑电路分析举例2022-3-1734同步时序逻辑电路的设计是分析的逆过程，其任务是根据实际逻辑问题的要求，设计出能实现给定逻辑功能的电路。设计目标：使用尽可能少触发器和逻辑门实现预定逻辑功能。形成原始状态图和原始状态表设计的一般步骤设计的一般步骤设计要求分析设计要求求出最简状态表状态化简得到二进制状态表状态编码求出激励函数和输出函数最简表达式选择触发器类型画逻辑电路图6.3 同步时序电路设计同步时序电路设计6.3.1 设计同步时序电路一般步骤设计同步时序电路一般步骤2022-3-17356.3 同步时序电路设计同步时序电

31、路设计(1). 根据给定的逻辑功能建立原始状态图和原始状态表；明确电路的输入条件和相应的输出要求，分别确定输入变量和输出变量的数目和符号；找出所有可能的状态和状态转换之间的关系建立原始状态图。根据原始状态图建立原始状态表。(2). 状态化简消去多余状态，求出最简状态表。(3). 状态编码 给每个状态赋以二进制代码。(4). 选择触发器的类型，求出电路的激励方程和输出方程 。(5). 画出逻辑图并检查自启动能力若不能自启动，要修改设计。 实际设计中，并不是每一个步骤都要执行，可根据具体情况简化或省略一些步骤。6.3.1 设计同步时序电路一般步骤设计同步时序电路一般步骤2022-3-17366.3

32、 同步时序电路设计同步时序电路设计 有些设计要求必须从指定的初始状态工作。这时，应利用触发器的直接置0、置1功能，在开始工作前先将电路置为初始状态。手动复位电路当人工按下按键，输出0复位进入初始状态，松开输出1复位结束。上电自动复位电路上电时电容电压不能突变，输出0复位进入初始状态，稍后输出1复位结束。6.3.1 设计同步时序电路一般步骤设计同步时序电路一般步骤2022-3-17376.3 同步时序电路设计同步时序电路设计关于触发器的激励表关于触发器的激励表 在时序逻辑电路设计中，要求从已知现态转移转移到某种次态，求触发器的激励方程。 触发器的激励表反应了触发器从现态Q转移到某种次态Qn+1时

33、，对输入信号的要求。即把现态和次态当作自变量，把触发器的输入当作因变量。激励表可以从功能表导出。J K Qn+1 功能0 0 Q 保持0 1 0 置01 0 1 置11 1 Q 翻转JK触发器功能表JK触发器激励表Q Qn+1 0 0 0 1 1 0 1 1J Kd0d1d1d06.3.1 设计同步时序电路一般步骤设计同步时序电路一般步骤2022-3-17386.3 同步时序电路设计同步时序电路设计关于触发器的激励表关于触发器的激励表 触发器的激励表把现态和次态当作自变量，把触发器的输入当作因变量。激励表可以从功能表导出。DD触发器激励表Q Qn+1 0 0 0 1 1 0 1 10101D

34、Qn+1 功能0 0 置01 1 置1D触发器功能表 可以看出D= Qn+1，在用D触发器设计时序电路时，对应触发器状态表达式和激励表达式是一致的。6.3.1 设计同步时序电路一般步骤设计同步时序电路一般步骤2022-3-17396.3 同步时序电路设计同步时序电路设计6.3.2 同步时序逻辑电路同步时序逻辑电路设计设计举例举例例例6.3.2 设计一序列编码检测器。当检测到输入信号出现110序列编码时，输出信号为1，否则输出信号为0。解：本设计每一个步骤都不能少。首先确定电路模型Mealy型，即110的0一到就输出1。(1). 根据给定的逻辑功能建立原始状态图和原始状态表；根据给定的逻辑功能建

35、立原始状态图和原始状态表；确定输入、输出变量的数目和符号1个输入A， 1个输出Y ；找出所有可能的状态和状态转换之间的关系建立原始状态图。 首先确定初始状态，然后从初始状态出发考虑在各种输入作用下状态转移和输出响应，只有当某个状态下输入信号作用的结果不能用已有状态表示时，才增加新状态。根据原始状态图建立原始状态表。连续3个有效边沿出现1102022-3-1740例例6.3.2 设计110序列检测器6.3 同步时序电路设计同步时序电路设计建立初始状态a状态 只有当某个状态下输入信号作用的结果不能用已有状态表示时，才增加新状态，并确定各时刻电路的输出。 aa状态：意义： 无关01输入：无关不需新增

36、状态0/0110的1，需记忆，新增状态b b1/0b记忆1010，无关不需新增状态0/01110的11，需记忆，新增状态c c1/0c记忆110110输出1，需记忆，新增状态d d0/11110的11，状态c1/0d记忆11000/011/06.3.2 同步时序逻辑电路同步时序逻辑电路设计设计举例举例2022-3-17416.3 同步时序电路设计同步时序电路设计根据原始状态图建立原始状态表 a0/0 b1/00/0 c1/0 d0/11/00/01/0 a/0a/0d/1a/0b/0c/0c/0b/0原始状态表A=0abcd 现态 S次态/输出 Sn+1/YA=1原始状态图6.3.2 同步时序

37、逻辑电路同步时序逻辑电路设计设计举例举例2022-3-17426.3 同步时序电路设计同步时序电路设计(2). 状态化简状态化简求出最简状态表 ；合并等价状态，消去多余状态的过程称为状态化简。状态数目越少，需要触发器数目越少，电路越简单，故要进行状态化简。等价状态等价状态：在相同的输入下有相同的输出，并转换到同一个次态去的两个状态称为等价状态。从状态表进行考察观察现态中a和d两行可以看出状态a、d 是等价状态。去掉状态d，得到最简状态表如图常用的状态化简方法有：观察法、输出分类法、隐含表法。 a/0a/0d/1a/0b/0c/0c/0b/0原始状态表A=0abcd 现态 S次态/输出 Sn+1

38、/YA=1 a/0a/0a/1b/0c/0c/0最简状态表A=0abc 现态 S次态/输出 Sn+1/YA=16.3.2 同步时序逻辑电路同步时序逻辑电路设计设计举例举例2022-3-17436.3 同步时序电路设计同步时序电路设计(3). 状态编码状态编码对每一个状态指定一个二进制编码。 最简状态表的状态是用字母或数字表示，为了和电路中触发器的状态对应，其状态必须用二进制代码表示。采用状态编码方案不同，设计出来电路的复杂程度不同。状态编码的任务：、确定二进制代码的位数。由于1个触发器只能表示1位二进制码，所以若需要n位二进制代码，就需要n个触发器。若状态数为M，触发器的个数为n，则满足： 2

39、n-1 n tpd6.5.2 计数器计数器2022-3-17926.5 若干典型时序逻辑集成电路若干典型时序逻辑集成电路典型集成电路中规模集成电路74HC/HCT393中集成了两个4位异步二进制加1计数器，在 5V、25工作条件下，74HC/HCT393中每级触发器的传输延迟时间典型值为6ns。下降沿触发，具有直接清0端可以将1Q3与2CP连接，从1CP输入计数脉冲，构成8位异步二进制加1计数器，即256进制加1计数器。74HC393逻辑符号6.5.2 计数器计数器2022-3-17936.5 若干典型时序逻辑集成电路若干典型时序逻辑集成电路(2) 同步二进制计数器 为了提高计数速度，可采用同

40、步计数器。其特点是，计数脉冲作为时钟信号同时接入各触发器的时钟输入端。当计数脉冲到来时，所有应该翻转的触发器同时翻转，而保持不变的触发器保持状态不变。 同步计数器的每一个触发器相对于计数脉冲都只有1tpd的延时，由于不存在异步计数器进位造成的延时时间积累，所以能取得较高的计数速度。6.5.2 计数器计数器2022-3-17946.5 若干典型时序逻辑集成电路若干典型时序逻辑集成电路工作原理电路的状态变化如表一种设计方案是采用T触发器，触发器需要翻转时，T=1，触发器不需要翻转时， T=0。Q0在每个CP都翻转一次， T0 =1Q1仅在Q0=1后的下一个CP到来时翻转， T1 = Q0 Q2仅在

41、Q1Q0=11后的下一个CP到来时翻转， T2 = Q1Q0 Q3仅在Q2Q1Q0=111后的下一个CP到来时翻转， T3 = Q2Q1Q0 0123QQQQ 0 0 0 0 0 0 1 0 0 0 1 0 2 0 0 1 0 0 3 0 0 1 1 0 4 0 1 0 0 0 5 0 1 0 1 0 6 0 1 1 0 0 7 0 1 1 1 0 8 1 0 0 0 0 9 1 0 0 1 0 10 1 0 1 0 0 11 1 0 1 1 0 12 1 1 0 0 0 13 1 1 0 1 0 14 1 1 1 0 0 15 1 1 1 1 1 16 0 0 0 0 0进位输出计数顺序电路

42、状态6.5.2 计数器计数器2022-3-17956.5 若干典型时序逻辑集成电路若干典型时序逻辑集成电路工作原理 204采用D触发器构成T触发器，T=1，触发器翻转，T=0，触发器保持。因为A1A001n00QDQ , 1TA0A翻转翻转001n00QDQ , 0T保持保持6.5.2 计数器计数器2022-3-17966.5 若干典型时序逻辑集成电路若干典型时序逻辑集成电路工作原理采用T触发器，触发器需要翻转时，T=1，否则T=0。CE使能端CE=1，T0=1开始计数CE=0，停止计数01n0QQ6.5.2 计数器计数器2022-3-17976.5 若干典型时序逻辑集成电路若干典型时序逻辑集

43、成电路典型集成电路74LVC1616.5.2 计数器计数器2022-3-17986.5 若干典型时序逻辑集成电路若干典型时序逻辑集成电路典型集成电路74LVC161引脚说明时钟脉冲CP： 计数脉冲，也是触发器时钟脉冲；异步异步清0 CR：CR=0， Q3Q2Q1Q0 = 0000，优先级最高，正常工作时CR=1；并行置数使能PE：CP到达前=0，CP到达时Q3Q2Q1Q0 = D3D2D1D0 ，实现预置功能，即在计数前给定一个初始值，次高优先级；同步预置同步预置；数据输入端D3D2D1D0 ：并行输入的数据 ；计数使能CEP和CET：当CEPCET=1， CP到达时进行一次计数；计数输出Q3

44、Q2Q1Q0 ：4个触发器的Q端状态输出；进位信号TC：只有当CET=1且Q3Q2Q1Q0 = 1111时，TC=1，表明下一个CP到达时将会有进位发生。6.5.2 计数器计数器2022-3-17996.5 若干典型时序逻辑集成电路若干典型时序逻辑集成电路典型集成电路74LVC161电路说明( 以FF0为例 )PE=0，2选1数据选择器左边与门打开FF0的1D=D0，在CP到达时进行并行预置；即Q0 = D0PE=1，2选1数据选择器右边与门打开FF0的1D=(CEPCET) Q0 ，计数功能；即当CEPCET=1，CP到达时进行一次翻转。011016.5.2 计数器计数器2022-3-171

45、006.5 若干典型时序逻辑集成电路若干典型时序逻辑集成电路典型集成电路74LVC161时序要求要求PE在CP到达前建立稳定的低电平，且要求并行输入数据D3D2D1D0在CP到达前稳定，其最短提前时间为建立时间tSU，要求计数使能CEP和CET在CP到达前至少一个建立时间tSU内保持高电平，才能在CP到达时进行一次计数；6.5.2 计数器计数器2022-3-171016.5 若干典型时序逻辑集成电路若干典型时序逻辑集成电路典型集成电路74LVC161时序图异步清0同步并行置数计数保持0000001100111011011111116.5.2 计数器计数器2022-3-171026.5 若干典型

46、时序逻辑集成电路若干典型时序逻辑集成电路#数计HHHHL持保LHH#持保LHH#D0D1D2D3D0D1D2D3LHLLLLLLTCQ0Q1Q2Q3D0D1D2D3CPCETCEP进位计 数预置数据输入时钟使能预置清零输 出输 入PECR74LVC161逻辑功能表逻辑功能表6.5.2 计数器计数器2022-3-171036.5 若干典型时序逻辑集成电路若干典型时序逻辑集成电路例6.5.1 试用74LVC161构成模216的同步二进制计数器。 506集成电路应用的关键是利用引脚作用进行连接，实现正确的功能。计数：当CEPCET=1， CP到达时进行一次计数；进位信号TC：只有当CET=1且Q3Q

47、2Q1Q0 = 1111时，TC=1。10000 0 0 00 0 0 00 0 0 00 0 0 01 0 0 00 0 0 00 0 0 00 0 0 06.5.2 计数器计数器2022-3-171046.5 若干典型时序逻辑集成电路若干典型时序逻辑集成电路Q3Q2Q1Q0 =1111，TC0=1， CET1=CEP1=1， CPIC0 、IC1计数1次；Q7Q6Q5Q4Q3Q2Q1Q0 =11111111，TC0=1， CET1=CEP1=1 ，TC1=1， CET2=1，CEP2=1， CP IC0 、IC1 、IC2计数1次；1 1 1 10 0 0 00 0 0 00 0 0 01

48、1000 0 0 01 0 0 00 0 0 00 0 0 01 1 1 11 1 1 10 0 0 00 0 0 00 0 0 00 0 0 01 0 0 00 0 0 0016.5.2 计数器计数器2022-3-171056.5 若干典型时序逻辑集成电路若干典型时序逻辑集成电路Q3Q2Q1Q0 =1111，TC0=1， Q11Q10Q9Q8 =1111，由于CET2=0，TC2=0， CP到IC0 、IC1计数1次，但IC3不计数；Q11Q10Q9Q8 Q7Q6Q5Q4 Q3Q2Q1Q0 =111111111111，TC0=1，TC1=1， TC2=1， CP IC0 、IC1 、IC2

49、、IC3计数1次。1 1 1 10 0 0 01 1 1 10 0 0 011000 0 0 01 0 0 01 1 1 10 0 0 01 1 1 11 1 1 11 1 1 10 0 0 00 0 0 00 0 0 00 0 0 01 0 0 00116.5.2 计数器计数器2022-3-171066.5 若干典型时序逻辑集成电路若干典型时序逻辑集成电路2. 非二进制计数器非二进制计数器(1) 异步二异步二十进制计数器十进制计数器二进制计数器例6.4.2分析的五进制计数器74HC390就是这样的结构6.5.2 计数器计数器2022-3-171076.5 若干典型时序逻辑集成电路若干典型时序

50、逻辑集成电路例6.5.2 将74HC390分别作、连接，试分析它们的逻辑输出状态。连接是从二进制的输入端输入从二进制的输入端输入，将二进制输出接到五进制的输入。CP6.5.2 计数器计数器2022-3-17108例6.5.2 将74HC390作连接分析模2计数：CP从CP0输入，输出Q0 。模5计数： CP从CP1输入，输出Q3Q2Q1 。作连接Q0与CP1连接， CP从CP0输入，输出Q3Q2Q1Q0模10计数，输出为8421码。Q1Q2Q31 2 3 4 5 6 7 8 9 10 11 12 13 14 15 Q0CP0CP1000 1 2 3 4 5 6 7 0 1 0 1 0 1 0

51、1 0 1 0 1 0 1 0 11000101100010001000106.5 若干典型时序逻辑集成电路若干典型时序逻辑集成电路000000010010 00110100 01010110 0111100010016.5.2 计数器计数器2022-3-171096.5 若干典型时序逻辑集成电路若干典型时序逻辑集成电路例6.5.2 将74HC390分别作、连接，试分析它们的逻辑输出状态。连接是从五进制的输入端输入从五进制的输入端输入，将五进制输出接到二进制的输入。CP6.5.2 计数器计数器2022-3-17110例6.5.2 将74HC390作连接分析模5计数：CP从CP1输入，输出Q3Q

52、2Q1 。模2计数： CP从CP0输入，输出Q0。作 连接Q3与CP0连接， CP从CP1输入，输出Q0Q3Q2Q1模10计数，输出为5421码。6.5 若干典型时序逻辑集成电路若干典型时序逻辑集成电路Q1Q2Q31 2 3 4 5 6 7 8 9 10 11 12 13 14 15 CP1000100010110001000100010110001000100010110001000Q00 0 0 0 0 1 1 1 1 1 0 0 0 0 0 1CP0000000010010 00110100 10001001 10101011110010分频5分频6.5.2 计数器计数器2022-3-1

53、71116.5 若干典型时序逻辑集成电路若干典型时序逻辑集成电路计数顺序连接方式1(8421码)连接方式2(5421码)Q3Q2Q1Q0Q0Q3Q2Q1000000000100010001200100010300110011401000100501011000601101001701111010810001011910011100两种连接方式的状态表6.5.2 计数器计数器2022-3-171126.5 若干典型时序逻辑集成电路若干典型时序逻辑集成电路(2). 用集成计数器构成任意进制计数器用集成计数器构成任意进制计数器 104 实际应用中可能需要构成任意进制计数器，这可以用厂家定型生产的M进

54、制计数器外加适当的逻辑电路构成N进制计数器。若MN，则只要一片M进制计数器即可，若MN 。希望计数到最后一个状态1000之后的状态1001通过译码产生一个异步清0信号进行清0 ，又从0000开始。设计的电路如图。110最后状态瞬时的1001逻辑图主循环状态图0 0 0 0 6.5.2 计数器计数器2022-3-171146.5 若干典型时序逻辑集成电路若干典型时序逻辑集成电路例6.5.3 用74LVC161构成九进制加计数器。解：反馈清0法。时序图CR000010000100110000101010011011100001CPQ0Q1Q2Q31 2 3 4 5 6 7 8 9 10000010

55、00瞬时的10016.5.2 计数器计数器2022-3-171156.5 若干典型时序逻辑集成电路若干典型时序逻辑集成电路(2). 用集成计数器构成任意进制计数器反馈置数法反馈置数法适用于具有预置功能的集成计数器对于具有同步预置功能的计数器，在其计数的过程中，可以将它输出的的任意一个状态通过译码，产生一个预置控制信号至预置控制端，在下一个脉冲作用后，计数器就会将预置数据置入计数器。6.5.2 计数器计数器2022-3-171166.5 若干典型时序逻辑集成电路若干典型时序逻辑集成电路例6.5.3 用74LVC161构成九进制加计数器。解：采用反馈置数法采用反馈置数法。希望计数到最后一个状态最后

56、一个状态1000之后，1000译码产生一个预置控制信号至预置控制端，在下一个脉冲作用后，计数器就会将预置数据0000置入计数器，又从0000开始。设计的电路如图。逻辑图主循环状态图100 0 0 00 0 0 06.5.2 计数器计数器2022-3-171176.5 若干典型时序逻辑集成电路若干典型时序逻辑集成电路例6.5.3 用74LVC161构成九进制加计数器。解：反馈置数法。PE000010000100110000101010011011100001CPQ0Q1Q2Q31 2 3 4 5 6 7 8 9 1000001000时序图预置是同步预置，即PE=0后， 下一个CP到进行预置。故不会出现瞬时数据。00006.5.2 计数器计数器2022-3-171186.5 若干典型时序逻辑集成电路若干典型时序逻辑集成电路例6.5.3 用74LVC161构成九进制加计数器。如果要求0111 1000 10011010 10111100 1101 11101111只能采用反馈置数法，设计电路如图。分析如下：利用计数到1111时产生进位信号TC进行预置；预置数据为D3D2D1D0 =0111。101 1 1 11 1 1 01 1 1 06.5.2 计数器计数器2022-3-171196.5 若干典型时序逻辑集成电路若干典型