计算机组成原理- 第九讲

1、计算机组成原理计算机组成原理 舒燕君舒燕君 计算机科学与技术学院计算机科学与技术学院 2. 存储器与存储器与 CPU 的连接的连接 (1) 地址线的连接地址线的连接(2) 数据线的连接数据线的连接(3) 读读/写命令线的连接写命令线的连接(4) 片选线的连接片选线的连接(5) 合理选择存储芯片合理选择存储芯片(6) 其他其他 时序、负载时序、负载汉明码的组成需增添汉明码的组成需增添 ？位检测位位检测位检测位的位置检测位的位置 ？检测位的取值检测位的取值 ？2k n + k + 1检测位的取值与该位所在的检测检测位的取值与该位所在的检测“小组小组” 中中承担的奇偶校验任务有关承担的奇偶校验任务有

2、关组成汉明码的三要素组成汉明码的三要素2 . 汉明码的组成汉明码的组成2i ( i = 0，1，2 ，3 ， )为什么检测位的内容需要根据对应组的数位为什么检测位的内容需要根据对应组的数位内容来确定？内容来确定？问题问题 C113579111315171921232527293133353739414345474951535557596163C2（23）（67）（1011）（1415）（1819）（2223）（2627）（3031）（3435）（3839）（4243）（4647）(5051)(5455)(5859)(6263)C3（4567）（12131415）（20212223）（28293

3、031） （36373839）（44454647）(52535455)(60616263)C4（89101112131415） （2425262728293031） （4041424344454647）(5657585960616263)“xxxxx1”“xxxx1x”“xx1xxx”“x1xxxx”C5(16171819202122232425262728293031)(48495051525354555657585960616263)C6(3233343536373839404142434445464748495051525354555657585960616263)“xxx1xx”“1x

4、xxxx”练习练习2P4 = 4 5 6 7 = 1P2 = 2 3 6 7 = 0P1 = 1 3 5 7 = 0 P4 P2 P1 = 100第第 4 位错，可不纠位错，可不纠写出按偶校验配置的汉明码写出按偶校验配置的汉明码0101101 的纠错过程的纠错过程练习练习3按配奇原则配置按配奇原则配置 0011 的汉明码的汉明码配奇的汉明码为配奇的汉明码为 01010114.2 主存储器主存储器一、概述一、概述 二、存储器的层次结构二、存储器的层次结构 三、随机存取存储器三、随机存取存储器 ( RAM ) 五、存储器与五、存储器与 CPU 的连接的连接 四、只读存储器（四、只读存储器（ROM）

5、 六、存储器的校验六、存储器的校验七、提高访存速度的措施七、提高访存速度的措施 采用高速器件采用高速器件 调整主存结构调整主存结构1. 单体多字系统单体多字系统 W位位W位位W位位W位位W位位 地址寄存器地址寄存器 主存控制器主存控制器. . . . . . 单字长寄存器单字长寄存器 数据寄存器数据寄存器 存储体存储体 采用层次结构采用层次结构 Cache 主存主存 增加存储器的带宽增加存储器的带宽 2. 多体并行系统多体并行系统(1) 高位交叉高位交叉 M0M1M2M3体内地址体内地址体号体号体号体号地址地址00 000000 000100 111101 000001 000101 1111

6、10 000010 000110 111111 000011 000111 1111顺序编址顺序编址 各个体并行工作各个体并行工作M0地址地址01n1M1nn+12n1M22n2n+13n1M33n3n+14n1地址译码地址译码体内地址体内地址体号体号体号体号(1) 高位交叉高位交叉 M0M1M2M3体号体号体内地址体内地址地址地址0000 000000 010000 100000 110001 000001 010001 100001 111111 001111 011111 101111 11(2) 低位交叉低位交叉各个体轮流编址各个体轮流编址M0地址地址044n4M1154n3M2264

7、n2M3374n1地址译码地址译码 体号体号体内地址体内地址 体号体号(2) 低位交叉低位交叉 各个体轮流编址各个体轮流编址低位交叉的特点低位交叉的特点在不改变存取周期的前提下，增加存储器的带宽在不改变存取周期的前提下，增加存储器的带宽时间时间 单体单体访存周期访存周期 单体单体访存周期访存周期启动存储体启动存储体 0启动存储体启动存储体 1启动存储体启动存储体 2启动存储体启动存储体 3 设四体低位交叉存储器，存取周期为设四体低位交叉存储器，存取周期为T，总线传输周期，总线传输周期为为，为实现流水线方式存取，应满足，为实现流水线方式存取，应满足 T 4。连续读取连续读取 4 个字所需的时间为

8、个字所需的时间为 T(4 1)(3) 存储器控制部件（简称存控）存储器控制部件（简称存控）易发生代码易发生代码丢失的请求丢失的请求源，优先级源，优先级最高最高严重影响严重影响 CPU工作的请求源，工作的请求源，给予给予 次高次高 优先级优先级控制线路控制线路排队器排队器 节拍节拍发生器发生器QQCM来自各个请求源来自各个请求源 主脉冲主脉冲存控标记存控标记 触发器触发器3.高性能存储芯片高性能存储芯片(1) SDRAM (同步同步 DRAM)在系统时钟的控制下进行读出和写入在系统时钟的控制下进行读出和写入CPU 无须等待无须等待(2) RDRAM由由 Rambus 开发，主要解决开发，主要解决

9、 存储器带宽存储器带宽 问题问题 (3) 带带 Cache 的的 DRAM 在在 DRAM 的芯片内的芯片内 集成集成 了一个由了一个由 SRAM 组成的组成的 Cache ，有利于，有利于 猝发式读取猝发式读取 (1) SRAM趋势趋势(2) DRAM趋势趋势度量标准度量标准1980198519901995200020052010美元美元/MB1920029003202561007560访问时间访问时间（ns）3001503515321.5度量标准度量标准1980198519901995200020052010美元美元/MB80008801003010.10.06访问时间访问时间（ns）37

10、520010070605040典型大小典型大小（MB）0.0640.2564166420008000存储器发展趋势存储器发展趋势CPU发展趋势发展趋势度量标准度量标准1980198519901995200020052010Intel CPU80868028680386PentPent-3Core2Corei7CPU时钟时钟（MHz）1602015060020002500CPU时钟周时钟周期（期（ns）10001665061.60.50.4Cores1111124有效周期有效周期（ns）10001665060.30.20.14.3 高速缓冲存储器高速缓冲存储器一、概述一、概述1. 问题的提出问题

11、的提出避免避免 CPU “空等空等” 现象现象CPU 和主存（和主存（DRAM）的速度差异的速度差异缓存缓存CPU主存主存容量小容量小速度高速度高容量大容量大速度低速度低程序访问的局部性原理程序访问的局部性原理2. Cache 的工作原理的工作原理(1) 主存和缓存的编址主存和缓存的编址主存和缓存按块存储主存和缓存按块存储 块的大小相同块的大小相同B 为块长为块长 主存块号主存块号主存储器主存储器012m1字块字块 0字块字块 1字块字块 M1主存块号主存块号块内地址块内地址m位位b位位n位位M块块B个字个字缓存块号缓存块号块内地址块内地址c位位b位位C块块B个字个字 字块字块 0字块字块 1字块字块 C1012c1标记标记Cache缓存块号缓存块号(2) 命中与未命中命中与未命中缓存共有缓存共有 C 块块主存共有主存共有 M 块块M C主存块主存块 调入调入 缓存缓存主存块与缓存块主存块与缓存块 建立建立 了对应关系了对应关系用用 标记记录标记记录 与某缓存块建立了对应关系的与某缓存块建立了对应关系的 主存块号主存块号命中命中未命中未命中主存块与缓存块主存块与缓存块 未建立未建立 对应关系对应关系主存块主存块 未调入未调入 缓存缓存(3) Cache 的命中率的命中率CPU 欲访问的信息在欲访问的信息在 Cache 中的中的 比率比