电子技术基础 数字部分(第六版) ：ch04-4 若干典型的组合逻辑电路

1、4.4 若干典型的组合逻辑电路若干典型的组合逻辑电路4.4.1 编码器编码器4.4.2 译码器译码器/数据分配器数据分配器4.4.3 数据选择器数据选择器4.4.4 数值比较器数值比较器4.4.5 算术运算电路算术运算电路1、编码器、编码器 (Encoder)的定义与分类的定义与分类编码：赋予二进制代码特定含义的过程称为编码。编码：赋予二进制代码特定含义的过程称为编码。如：如：8421BCD码中，用码中，用1000表示数字表示数字8如：如：ASCII码中，用码中，用1000001表示字母表示字母A等等编码器：具有编码功能的逻辑电路。编码器：具有编码功能的逻辑电路。4.4.1 编码器编码器4.4

2、 若干典型的组合逻辑集成电路若干典型的组合逻辑集成电路能将每一个编码输入信号变换为不同的二进制的代码输出。能将每一个编码输入信号变换为不同的二进制的代码输出。 如如8线线-3线编码器：将线编码器：将8个输入的信号分别编成个输入的信号分别编成 8个个3位二进位二进制数码制数码输出。输出。如如BCD编码器：将编码器：将10个编码输入信号分别编成个编码输入信号分别编成10个个4位码位码输出。输出。编码器的逻辑功能编码器的逻辑功能：1、编码器、编码器 (Encoder)的定义与分类的定义与分类编码器的分类：普通编码器和优先编码器。编码器的分类：普通编码器和优先编码器。普通编码器：任何时候只允许输入一个

3、有效编码信号，否则普通编码器：任何时候只允许输入一个有效编码信号，否则输出就会发生混乱。输出就会发生混乱。优先编码器：允许同时输入两个以上的有效编码信号。当同优先编码器：允许同时输入两个以上的有效编码信号。当同时输入几个有效编码信号时，优先编码器能按预先设定的优时输入几个有效编码信号时，优先编码器能按预先设定的优先级别，只对其中优先权最高的一个进行编码。先级别，只对其中优先权最高的一个进行编码。1、编码器、编码器 (Encoder)的定义与分类的定义与分类二进制编码器的结构框图二进制编码器的结构框图普通二进制编码器普通二进制编码器2、编码器的工作原理、编码器的工作原理 I0 I1 Yn-1 Y

4、0 Y1 1n2 - -I二进制二进制 编码器编码器 2n个个 输入输入 n位二进位二进制码输出制码输出 (1) 4线线2线普通二进制编码器线普通二进制编码器 (设计设计)1000010000100001Y0Y1I3I2I1I0 （2）逻辑功能表）逻辑功能表编码器的输入为高电平有效。编码器的输入为高电平有效。 Y0 Y1 I0 I1 I2 I3 （a）逻辑框图）逻辑框图4输输入入二进制码输二进制码输出出110110002、编码器的工作原理、编码器的工作原理321032100321032101IIIIIIIIYIIIIIIIIY 该表达式是否可以再简化？该表达式是否可以再简化？上述是将输入的其它

5、上述是将输入的其它12种组合对应的输出看做种组合对应的输出看做0。如果看。如果看做无关项，则表达式为做无关项，则表达式为310321IIYIIY当只有当只有I3为为1时，时，Y1Y0 = ？Y1Y0 = 11无法输出有效编码。无法输出有效编码。结论：普通编码器不能同时输入两个以上的有效编码信号结论：普通编码器不能同时输入两个以上的有效编码信号I1= I2 = 1 , I0= I1= 0时，时，Y1Y0 = ？Y1Y0 = 11若有若有2个以上的输入为有效信号？个以上的输入为有效信号？(2.) 键盘输入键盘输入8421BCD码编码器（分析）码编码器（分析）代码输出代码输出使能标志使能标志 编码输

6、入编码输入 输输 入入输输 出出S0S1S2S3S4S5S6S7S8S9ABCDGS 111111111100000 111111111010011 111111110110001 111111101101111 111111011101101 111110111101011 111101111101001 111011111100111 110111111100101 101111111100011 011111111100001 该编码器为输入低电平有效，输出高电平有效，该编码器为输入低电平有效，输出高电平有效，GS为标志位。为标志位。2. 键盘输入键盘输入8421BCD码编码器码编码器功

7、能表功能表 3. 3. 优先编码器优先编码器 优先编码器的提出：优先编码器的提出： 实际应用中，经常有两实际应用中，经常有两个或更多输入编码信号个或更多输入编码信号同时有效。同时有效。 必须根据轻重缓急，规定好这些外设允许操作的先后次必须根据轻重缓急，规定好这些外设允许操作的先后次 序，即优先级别。序，即优先级别。 识别多个编码请求信号的优先级别，并进行相应编码的逻识别多个编码请求信号的优先级别，并进行相应编码的逻辑部件称为优先编码器。辑部件称为优先编码器。(2)优先编码器线优先编码器线(42 线优先编码器线优先编码器)（设计）（设计）（1）列出功能表）列出功能表输输 入入输输 出出I0I1I

8、2I3Y1Y0100000100011010111高高低低（2）写出逻辑表达式）写出逻辑表达式（3）画出逻辑电路（略）画出逻辑电路（略）输入编码信号高电平有效，输出为二进制代码输入编码信号高电平有效，输出为二进制代码输入编码信号优先级从高到低为输入编码信号优先级从高到低为I0I3输入为编码信号输入为编码信号I3 I0 输出为输出为Y1 Y03321IIIY+=33210IIIIY+=优先编码器优先编码器CD4532的示意框图的示意框图2 典型编码器电路典型编码器电路 CD4532 I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EI EO GS 优先编码器优先编码器CD453

9、2功能表功能表输输 入入输输 出出EII7I6I5I4I3I2I1I0Y2Y1Y0GSEO00000010000000000001111111010111010100110110100011001010000101110100000101010100000010011010000000100010为什么要设计为什么要设计GS、EO输出信号？输出信号？用二片用二片CD4532构成构成1616线线-4-4线优先编码器线优先编码器, ,其逻辑图如下其逻辑图如下图所示，试分析其工作原理。图所示，试分析其工作原理。 。 CD4532(II) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y

10、2 EO EI GS CD4532(I) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS EI2 EO2 EI1 EO1 A8 A9 A10 A11 A12 A13 A14 A15 A0 A1 A2 A3 A4 A5 A6 A7 L0 L1 GS2 L2 GS GS1 G3 G2 G1 G0 L3 00 0 0 0 0 0当使能端当使能端EI=0EI=0时，无编码输出。时，无编码输出。0。 CD4532(II) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS CD4532(I) I0 I1 I2 I3 I4 I5 I6 I

11、7 Y0 Y1 Y2 EO EI GS EI2 EO2 EI1 EO1 A8 A9 A10 A11 A12 A13 A14 A15 A0 A1 A2 A3 A4 A5 A6 A7 L0 L1 GS2 L2 GS GS1 G3 G2 G1 G0 L3 110 0 0 00若无有效电平输入若无有效电平输入 0 1 1 1哪块芯片的优先级高？哪块芯片的优先级高？1若有效电平输入若有效电平输入。 CD4532(II) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS CD4532(I) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS

12、 EI2 EO2 EI1 EO1 A8 A9 A10 A11 A12 A13 A14 A15 A0 A1 A2 A3 A4 A5 A6 A7 L0 L1 GS2 L2 GS GS1 G3 G2 G1 G0 L3 10 1 0 0 00若有效电平输入若有效电平输入 1 1 1 1译码器的分类：译码器的分类： 译码译码：译码是编码的逆过程，它能将二进制码翻译成代表某译码是编码的逆过程，它能将二进制码翻译成代表某一特定含义的信号一特定含义的信号.(.(即电路的某种状态即电路的某种状态) )1 1 译码器的定义与分类译码器的定义与分类译码器译码器：具有译码功能的逻辑电路称为译码器具有译码功能的逻辑电路

13、称为译码器。唯一地址译码器唯一地址译码器代码变换器代码变换器将一系列代码转换成与之一一对应的有效信号。将一系列代码转换成与之一一对应的有效信号。 将一种代码转换成另一种代码。将一种代码转换成另一种代码。 二进制译码器二进制译码器 二二十进制译码器十进制译码器显示译码器显示译码器常见的唯一地址译码器：常见的唯一地址译码器： 4.4.2 译码器译码器/ /数据分配器数据分配器（1） 二进制译码器二进制译码器 x0 x1 xn-1 y0 y1 1- -ny EI 使能输入使能输入 二进制二进制译码器译码器 n 个输个输入端入端使能输使能输入端入端2n个输个输出端出端设输入端的个数为设输入端的个数为n

14、，输出端的个数为，输出端的个数为M则有则有 M=2n2. 典型译码器电路及应用典型译码器电路及应用2 2线线 - 4- 4线译码器的逻辑电路线译码器的逻辑电路( (分析）分析） 011111010110101101100111000011111Y3Y2Y1Y0A0A1E输出输出输输 入入功能表功能表010AAEY 011AAEY 012AAEY 013AAEY -逻辑符号说明逻辑符号说明逻辑符号框外部的逻辑符号框外部的符号，表示外部输入或输出信号符号，表示外部输入或输出信号名称，字母名称，字母上面的上面的“”号说明该输入或输出是低电平有效。符号框内部号说明该输入或输出是低电平有效。符号框内部的

15、输入、输出变量表示其内部的逻辑关系。在推导表达式的过的输入、输出变量表示其内部的逻辑关系。在推导表达式的过程中，如果低有效的输入或输出变量程中，如果低有效的输入或输出变量( (如如) )上面的上面的“”号参与号参与运算运算( (如如E E变为变为E E ) )，则在画逻辑图或验证真值表时，注意将其还，则在画逻辑图或验证真值表时，注意将其还原为低有效符号原为低有效符号。 E Y1 Y2 Y3 A1 A0 Y0 Y1 Y0 Y3 Y2 E Y0 Y1 Y2 Y3 E A0 A1 A0 A1 0Y 1Y 2Y 3Y E 1/2 74x139 (a) 2线线-4线译码器（线译码器（74HC139） (

16、b) 3线线-8线线译码器（译码器（74HC138）逻辑符号逻辑符号 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 E3 0Y 1Y 1 2Y 3Y 4Y 5Y 6Y 7Y 2E 1E A0 A1 A2 E 逻辑图逻辑图 3线线-8线译码器（线译码器（74HC138）功能表）功能表2E1E0Y1Y2Y3Y4Y5Y6Y7Y0111111111100110111111011001110111111010011110111100100111110111110001111110110100011111110110000111111110000001

17、111111110111111111X111111111A2E3输输 出出输输 入入A1A00120AAAY 0121AAAY 0122AAAY 0123AAAY 0125AAAY 0126AAAY 0124AAAY 0127AAAY 2E1E0Y1Y2Y3Y4Y5Y6Y7Y0111111111100110111111011001110111111010011110111100100111110111110001111110110100011111110110000111111110000001111111110111111111X111111111A2E3输输 出出输输 入入A1A0 74H

18、 C138 Y0 Y1 +5V Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 1/274H C139 B0 B1 B2 B3 B4 (0) Y0 Y1 Y2 Y3 E A0 A1 24L 0L 7L 8L 15L 16L 23L 31L 74H C138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 (I) 74H C138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 74H C138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 (II) (III)

19、1、译码器的扩展译码器的扩展用用74X139和和74X138构成构成5线线-32线译码器线译码器3 3线线8 8线译码器的线译码器的 含三变量函数的全部最小项。含三变量函数的全部最小项。Y Y0 0Y Y7 7基于这一点用该器件能够方便地实现三变量逻辑函数。基于这一点用该器件能够方便地实现三变量逻辑函数。2、用译码器实现逻辑函数。、用译码器实现逻辑函数。0120AAAY 0m 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 A0 +5V E Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A B C 11mCBAY 77mCBAY 22mBC

20、AY .当当E3 =1 ，E2 = E1 = 0时时7620mmmm 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 7620mmmm ABCAL 用一片用一片74HC138实现函数实现函数首先将函数式变换为最小项之和的形式首先将函数式变换为最小项之和的形式在译码器的输出端加一个与非门，即可实现给定的组合在译码器的输出端加一个与非门，即可实现给定的组合逻辑函数逻辑函数. +5V A B C L 7620YYYY ABCCABCBACBAL 十进十进制数制数BCD输入输入输输 出出A3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7Y8Y90000

21、00111111111100011011111111200101101111111300111110111111401001111011111501011111101111601101111110111701111111111011810001111111101910011111111110对于对于BCD代码以外的伪码（代码以外的伪码（10101111这这6个代码）个代码）Y0 Y9 均均为高电平。为高电平。 （2） 二二十进制译码器的真值表十进制译码器的真值表功能：将功能：将8421BCD码译成为码译成为10个状态输出。个状态输出。 （3）显示译码器显示译码器 脉脉冲冲信信号号 计计数数器器

22、 译译码码器器 驱驱动动器器 显显示示器器 KHz 1. 1. 七段显示译码器七段显示译码器（1 1）最常用的显示器有：半导体发光二极管和液晶显示器。）最常用的显示器有：半导体发光二极管和液晶显示器。 a b c d e f g 共阳极显示器共阳极显示器 a b c d e f g 共阴极显示器共阴极显示器abcdfge显示器分段布局图显示器分段布局图常用的集成七段显示译码器常用的集成七段显示译码器 -CMOS七段显示译码器七段显示译码器74HC4511 显示译码器与显示器的连接方式显示译码器与显示器的连接方式 LT110111110011109111111100011108000011111

23、101107111110001101106110110110101105110011000101104100111111001103101101101001102000011010001101011111100001100gfedcba字形字形输输 出出输输 入入十进十进制或功制或功能能D3D2D1D0BLLECMOS七段显示译码器七段显示译码器74HC4511功能表功能表*111锁锁 存存熄灭熄灭000000010灭灭 灯灯11111110灯灯 测测 试试熄灭熄灭0000000111111015熄灭熄灭0000000011111014熄灭熄灭0000000101111013熄灭熄灭00000

24、00001111012熄灭熄灭0000000110111011熄灭熄灭 0000000010111010LTgfedcba 字形字形输输 出出 输输 入入十进十进制或功能制或功能 BLLED3D2D1D0CMOS七段显示译码器七段显示译码器74HC4511功能表功能表(续续)例例 由译码器、显示译码及由译码器、显示译码及4个七段显示器构成的个七段显示器构成的4位动态显示位动态显示电路如图所示，试分析工作原理。电路如图所示，试分析工作原理。 显示数据 Y3 Y2 Y1 Y0 E A1 A0 74HC139 A1 A0 位选择信号 显示器4 （0） （1） （2） （3） 74HC4511 +5V

25、 LE BL LT D3 D2 D1 D0 D3 D2 D1 D0 ag 位选择信号位选择信号A1、A0控制控制 依次产生低电平依次产生低电平 ，使，使4个显个显示器轮流显示。要显示的数据组依次送到示器轮流显示。要显示的数据组依次送到D3D2D1D0 分别在分别在4个个显示器上显示。利用人的视觉暂留时间，可以看到稳定的数字。显示器上显示。利用人的视觉暂留时间，可以看到稳定的数字。03YYHz100Hz25C f数据分配器：相当于多输出的单刀多掷开关，是将公共数数据分配器：相当于多输出的单刀多掷开关，是将公共数据线上的数据按需要送到不同的通道上去的逻辑电路。据线上的数据按需要送到不同的通道上去的

26、逻辑电路。数据分配器示意图数据分配器示意图 数数据据输输入入 通通道道选选择择信信号号 Y0 Y1 Y7 用用74HC138组成数据分配器组成数据分配器用译码器实现数据分配器用译码器实现数据分配器 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 A0 +5V D= E2 E1 Y2 010YCBADEEY232 当当ABC = 010 时，时，Y2=DCBA输输 入入输输 出出E3E E2 2E E1 1A2A1A0Y0Y1Y2Y3Y4Y5Y6Y700XXXX1111111110D000D111111110D0011D11111110D010

27、11D1111110D011111D111110D1001111D11110D10111111D1110D110111111D110D1111111H11D74HC138译码器作为数据分配器时的功能表译码器作为数据分配器时的功能表 例例: 试用门电路设计一个具有低电平使能控制的试用门电路设计一个具有低电平使能控制的1线线4线数线数据分配器，使能信号无效时，电路所有的输出为高阻态。当据分配器，使能信号无效时，电路所有的输出为高阻态。当通道选择信号将通道选择信号将1路输入信号连接到其中路输入信号连接到其中1路输出端时，其他路输出端时，其他输出端为高阻状态。输出端为高阻状态。输输 入入输输 出出ES

28、1S0Y3Y2Y1Y0000zzzIn001zzInz010zInzz011Inzzz1xxzzzz1. 列真值表列真值表输出端有输出端有3种状态种状态（0、1、z），输出），输出级是级是4个三态门组成。个三态门组成。其控制信号由其控制信号由E、S1、S0共同作用产生。共同作用产生。 010SSEC011SSEC012SSEC013SSEC2. 写出写出4个三态门控制端的逻辑表达式个三态门控制端的逻辑表达式3. 画逻辑电路画逻辑电路 C3 C2 C1 C0 Y3 Y2 Y1 Y0 In G3 G2 G1 G0 E S0 S1 C3 C2 C1 C0 Y3 Y2 Y1 Y0 In G3 G2 G

29、1 G0 4.4.3 数据选择器数据选择器1 1、数据选择器的定义与功能、数据选择器的定义与功能 数据选择的功能：在通道选数据选择的功能：在通道选择信号的作用下，将多个通择信号的作用下，将多个通道的数据分时传送到公共的道的数据分时传送到公共的数据通道上去的。数据通道上去的。数据选择器：能实现数据选择功能的逻辑电路。它的作用数据选择器：能实现数据选择功能的逻辑电路。它的作用相当于多个输入的单刀多掷开关，相当于多个输入的单刀多掷开关，又称又称“多路开关多路开关” ” 。 通通道道选选择择数数据据输输出出 I0 I1 12- -nI 2选选1数据选择器数据选择器1 1位地址码位地址码输入端输入端逻辑

30、符号逻辑符号1 1路数据输路数据输出端出端数数据据输输入入端端4选选1数据选择器数据选择器2 2 位地址位地址码输入端码输入端逻辑符号逻辑符号1 1路数据路数据输出端输出端数数据据输输入入端端（1）逻辑电路）逻辑电路由由3个个2选选1数据选择器构成数据选择器构成4选选1数据选择器。数据选择器。（2 2）工作原理及逻辑功能）工作原理及逻辑功能301201101001DSSDSSDSSDSSY 33221100mDmDmDmDY 真值表真值表 00 01 10 11 Y D0 D1 D2 D3 S0 S1 选择输入输 出S1S0Y00D001D110D211D3（3 3）数据选择器实现逻辑函数）数

31、据选择器实现逻辑函数301201101001DSSDSSDSSDSSY 00 01 10 11 L0 0 1 1 0 B A 例例4.4.8 4.4.8 试用数据选择器实现下列逻辑函数试用数据选择器实现下列逻辑函数 用用4 4选选1 1数据选择器实现数据选择器实现 用用2 2选选1 1数据选择器和必要的逻辑门实现数据选择器和必要的逻辑门实现BABAL0BCCAABL11 , 0 , , 213021 DDDDBSAS当2 2选选1 1数据选择器只有数据选择器只有1 1个选通端接输入个选通端接输入A A，表达式有，表达式有3 3个变量。个变量。因此数据端需要输入因此数据端需要输入2 2个变量。考

32、察真值表个变量。考察真值表B B、C C与与L L1 1的关系。的关系。 用用2 2选选1 1数据选择器和必要的逻辑门实现数据选择器和必要的逻辑门实现BCCAABL1输输 入入输输 出出ABCL10000L1=BC0010010001111001101011011111CBL1 0 1 A B C (c) L1 利用数据选择器实现函数的一般步骤利用数据选择器实现函数的一般步骤: :（变量数（变量数= =选通端数）选通端数）a a、将函数变换成最小项表达式、将函数变换成最小项表达式b b、地址、地址信号信号S2、 S1 、 S0 作为函数的输入变量作为函数的输入变量c c、处理数据输入、处理数据

33、输入D0D7信号电平。逻辑表达式中有信号电平。逻辑表达式中有mi ,则相应则相应Di =1，其他的数据输入端均为，其他的数据输入端均为0。总结总结: :当变量数当变量数 选通端数，考虑如何将某些变量接入数据端。选通端数，考虑如何将某些变量接入数据端。（4 4）数据选择器构成查找表）数据选择器构成查找表LUTLUT构成构成FPGAFPGA基本单元的逻辑块主要是查找表基本单元的逻辑块主要是查找表LUTLUT。LUTLUT实质是一实质是一个小规模的存储器，以真值表的形式实现给定的逻辑函数。个小规模的存储器，以真值表的形式实现给定的逻辑函数。3 3输输入入LUTLUT的结构及逻辑符号如图。的结构及逻辑

34、符号如图。 0 1 Y 0 1 S1 S0 Y S0 S1 0 1 0 1 0 1 0 1 0 1 S2 0 / 1 0 / 1 0 / 1 0 / 1 0 / 1 0 / 1 0 / 1 0 / 1 S2 LUT (a) 结构 (b)符号 存放存放0 0或或1 1的存储的存储单元单元 0 1 Y 0 1 S1 S0 0 1 0 1 0 1 0 1 0 1 S2 0 / 1 0 / 1 0 / 1 0 / 1 0 / 1 0 / 1 0 / 1 0 / 1 用查找表用查找表LUTLUT实现逻辑函数实现逻辑函数用用LUTLUT实现逻辑函数，变量实现逻辑函数，变量A A、B B、C C接选择输入端

35、，对存储单接选择输入端，对存储单元进行编程。元进行编程。根据前面例题已知根据前面例题已知 BCCAABL 11 0 76435210 DDDDDDDD )7 , 6 , 4 , 3( 1mBCCAABL（5）数据选择器、数据分配器与总线的连接）数据选择器、数据分配器与总线的连接这种信息传输的基本原理在通信系统、计算机网络系统、以及这种信息传输的基本原理在通信系统、计算机网络系统、以及计算机内部各功能部件之间的信息转送等等都有广泛的应用。计算机内部各功能部件之间的信息转送等等都有广泛的应用。74HC151逻辑符号逻辑符号D7YYE7474HC151151D6D5D4D3D2D1D0S2S1S0（

36、6）集成电路数据选择器）集成电路数据选择器8选选1数据选择器数据选择器74HC151输输 入入输输 出出使使 能能选选 择择YYES2S1S01XXXLH0000D00001D10010D20011D30100D40101D50110D60111D774HC151的功能表的功能表0D1D2D3D4D5D6D7D70126012501240123012201210120012DSSSDSSSDSSSDSSSDSSSDSSSDSSSDSSSY iiimDY 70当当E=1时，时，Y=1 。 当当E=0时时用两片用两片74151组成二位八选一的数据选择器组成二位八选一的数据选择器 数据选择器的扩展数

37、据选择器的扩展位的扩展位的扩展 S2 S1 S0 D00 D01 D02 D03 D04 D05 D06 D07 Y Y0 Y1 74HC151 0Y 1Y D0 D1 D2 D3 D4 D5 D6 D7 S0 S2 S1 E Y E D10 D11 D12 D13 D14 D15 D16 D17 Y 74HC151 D0 D1 D2 D3 D4 D5 D6 D7 S0 S2 S1 E Y (0) (I) 字的扩展字的扩展 将将两片两片74LS151连接成一个连接成一个16选选1的数据选择器，的数据选择器， 1. 1位数值比较器位数值比较器(设计设计) 数值比较器：对两个数值比较器：对两个1位

38、数字进行比较（位数字进行比较（A、B），以），以判断其大小的逻辑电路。判断其大小的逻辑电路。输入：两个一位二进制数输入：两个一位二进制数 A、B。 输出：输出： FBA=1，表示，表示A大于大于BFBABA=FBAABBA+=FBA=一位数值比较器真值表一位数值比较器真值表10011001010101010000FA=BFABBA输输 出出输输 入入2、2 位数值比较器：位数值比较器：输入：两个输入：两个2 2位二进制数位二进制数 A=A1 A0 、B=B1 B0能否用能否用1 1位数值比较器设计两位数值比较器位数值比较器设计两位数值比较器? ? 比较两个比较两个2 2 位二进制数的大小的电路

39、位二进制数的大小的电路当高位当高位（A1、B1）不相等时，无需比较低位（）不相等时，无需比较低位（A0、B0），高），高位比较的结果就是两个数的比较结果。位比较的结果就是两个数的比较结果。当高位相等时，两数的比较结果由低位比较的结果决定。当高位相等时，两数的比较结果由低位比较的结果决定。用一位数值比较器设计多位数值比较器的原则用一位数值比较器设计多位数值比较器的原则 真值表真值表001010100A0 B0A0 B0A0 = B0A1 = B1A1 = B1A1 = B1010A1 B1FA=BFABA0 B0A1 B1输输 出出输输 入入FAB = (A1B1) + ( A1=B1)(A0B

40、0)FA=B=(A1=B1)(A0=B0)FAB = (A1B1) + ( A1=B1)(A0B = (A1B1) + ( A1=B1)(A0B0)FA=B=(A1=B1)(A0=B0)FAB = (A1B1) + ( A1=B1)(A0BIABFA B3100A3 B2100A3 = B3A2 B1100A3 = B3A2 = B2A1 B0100A3 = B3A2 = B2A1 = B1A0 B0010A3 = B3A2 = B2A1 = B1A0 = B0100100A3 = B3A2 = B2A1 = B1A0 = B0010010A3 = B3A2 = B2A1 = B1A0 = B

41、01001A3 = B3A2 = B2A1 = B1A0 = B0110000A3 = B3A2 = B2A1 = B1A0 = B00001104 4位数值比较器位数值比较器74HC85的功能的功能表表用两用两片片74HC85组成组成8位数值比较器（串联位数值比较器（串联扩展方式）。扩展方式）。4 4、集成数值比较器的位数扩展、集成数值比较器的位数扩展输入输入: A=A7 A6A5A4A3 A2A1A0 B=B7B6B5B4B3 B2B1B0输出输出:FBA FBA FBA 高位片高位片输出输出低位片低位片 A0 B0 A1 B1 A2 B2 A3 B3 A4 B4 A5 B5 A6 B6

42、A7 B7 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 IAB IAB IA=B FAB FA=B FAB C0 IAB IAB IA=B FAB FA=B FAB C1 0 1 0 FAB FA=B FAB B3A3B0A0B7A7B4A4用两用两片片74HC85组成组成16位数值比较器（串联位数值比较器（串联扩展方式）。扩展方式）。 A8 B8 A9 B9 A10 B10 A11 B11 A12 B12 A13 B13 A14 B14 A15 B15 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3

43、 B3 IAB IAB IA=B FAB FA=B FAB C2 IAB IAB IA=B FAB FA=B FAB C3 FAB FA=B FAB 高位片高位片 输出输出低位片低位片B3A3B0A0B7A7B4A4B11A11B8A8B15A15B12A12 0 1 0 A0 B0 A1 B1 A2 B2 A3 B3 A4 B4 A5 B5 A6 B6 A7 B7 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 IAB IAB IA=B FAB FA=B FAB C0 IAB IAB IA=B FAB FA=B FAB C1 采用串联扩展方式采

44、用串联扩展方式数值比较器数值比较器问题：如果每一片延迟时间为问题：如果每一片延迟时间为10ns10ns，1616位串行比较器延迟时间？位串行比较器延迟时间？用用7 74HC85组成组成1616位数值比较器的并联扩展方式。位数值比较器的并联扩展方式。 A0 B0 IAB IA=B IAB FAB FAB C3 A1 B1 A2 B2 A3 B3 A0 B0 IAB IA=B IAB FAB FAB C2 A1 B1 A2 B2 A3 B3 A0 B0 IAB IA=B IAB FAB FAB C1 A1 B1 A2 B2 A3 B3 A0 B0 IAB IA=B IAB FAB FAB C0 A

45、1 B1 A2 B2 A3 B3 B0 A1 B1 A2 B2 A3 B3 A0 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 FAB FAB FA=B C4 IAB IA=B IAB FAB FAB FA=B B3A3B0A0B7A7B4A4B11A11B8A8B15A15B12A12输出输出问题：如果每一片延迟时间为问题：如果每一片延迟时间为10ns10ns，1616位并行比较器延迟时间？位并行比较器延迟时间？4.4.5 算术运算电路算术运算电路 A B S C CO CO Ai Bi Ci Co Si CI 两个两个1 1位二进制数相加时，不考虑低位来的进位的加法位二进制数

46、相加时，不考虑低位来的进位的加法 -半加半加 在两个在两个1 1位二进制数相加时，考虑低位进位的加法位二进制数相加时，考虑低位进位的加法 -全加全加 加法器分为半加器和全加器两种。加法器分为半加器和全加器两种。半加器半加器全加器全加器1 1、半加器和全加器、半加器和全加器（1 1） 1 1位半加器（位半加器（Half Adder） 不考虑低位进位，将两个不考虑低位进位，将两个1 1位二进制数位二进制数A、B相加的器件。相加的器件。 半加器的真值表半加器的真值表 逻辑表达式逻辑表达式1000C011110101000SBA 半加器的真值表半加器的真值表BABAS 如用与非门实现最少要几个门如用与

47、非门实现最少要几个门? ?C = AB逻辑图逻辑图 A B C=AB BAS （2 2） 全加器（全加器（Full Adder） 1110100110010100全加器真值表全加器真值表 全加器能进行加数、被加数和低位来的进位信号相加，全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。并根据求和结果给出该位的进位信号。 0 1 0 1 1 0 1 0 Si Ai Ci-1 Bi 0 0 1 0 0 1 1 1 Ci Ai Ci-1 Bi 111011101001110010100000CSCBA 你能用你能用7415174138设计设计全加器吗全加器吗? ? 用

48、这两种器件组成逻辑函数产生电路用这两种器件组成逻辑函数产生电路, ,有什么不同有什么不同? ?iiiii CBAABCCBACBACBASiiio)( CBAABBCACBAABC S A B Ci Co BA iCBA AB i)(CBA CO CO 于是可得全加器的逻辑表达式为于是可得全加器的逻辑表达式为加法器的应用加法器的应用1110100110010100全加器真值表全加器真值表 111011101001110010100000CSCBAABC有奇数个有奇数个1时时S为为1；ABC有偶数个有偶数个1和全为和全为0时时S为为0。-用全加器组成三位二进制代码用全加器组成三位二进制代码奇偶校

49、验器奇偶校验器用全加器组成八位二进制代码用全加器组成八位二进制代码奇偶校验器，电路应如何连接？奇偶校验器，电路应如何连接？（1 1）串行进位加法器）串行进位加法器如何用如何用1 1位全加器实现两个四位二进制数相加？位全加器实现两个四位二进制数相加？ A3 A2 A1 A0 + B3 B2 B1 B0 =?低位的进位信号送给邻近高位作为输入信号，采用串行进位低位的进位信号送给邻近高位作为输入信号，采用串行进位加法器运算速度不高。加法器运算速度不高。2 2、多位数加法器、多位数加法器 A0 B0 A1 B1 A2 B2 A3 B3 S0 S1 S2 S3 C3 C0 C1 C2 CI CO CI CO CI CO CI CO 0 0定义两个中间变量定义两个中间变量Gi和和Pi ： Gi= AiBi （2 2）超前进位加法器）超前进位加法器 提高运算速度的基本思想：设计进位信号产生电路，在输入每位提高运算速度的基本思想：设计进位信号产生电路，在输入每位的加数和被加数时，同时获得该位全加的进位信号，而无需等待最的加数和被加数时，同时获得该位全加的进位信号，而无需等待最低位的进位