数字集成电路验证方式学

1、数字集成电路验证方式学数字集成电路验证方式学2主要内容主要内容验证的必要性验证的必要性验证方法学介绍验证方法学介绍验证工具介绍验证工具介绍演示演示数字集成电路验证方式学3主要内容主要内容验证的必要性验证的必要性验证方法学介绍验证方法学介绍验证工具介绍验证工具介绍演示演示数字集成电路验证方式学4验证的必要性验证的必要性验证的概念，验证与测试的区别。经验表明，验证已经占到整个产品开发周期的70%以上，它已经成为复杂SOC（System on-Chip）开发中的 重要壁垒。制造、设计和验证能力之间的鸿沟数字集成电路验证方式学5典型流程典型流程 时序 不满足动态仿真正确Verification is

2、not just very hard, it is very, very hard没有一个简单的工具可以解决你所有的验证没有一个简单的工具可以解决你所有的验证问题。问题。(VSIA,Virtual Socket Interface Alliance)系统功能 不满足系统规划满足 功能 不正确系统结构不合理 时序 不满足动态仿真正确 功能正确数字集成电路验证方式学6主要内容主要内容验证的必要性验证的必要性验证方法学介绍验证方法学介绍验证工具介绍验证工具介绍演示演示数字集成电路验证方式学7验证方法学验证方法学方法学：又称方法论，是一门学问采用的方法、规方法学：又称方法论，是一门学问采用的方法、规则

3、与公理；一种特定的做法或一套做法。则与公理；一种特定的做法或一套做法。验证方法学：指完成验证过程中的一系列方法、技验证方法学：指完成验证过程中的一系列方法、技术和规范。术和规范。 1.仿真技术仿真技术 2.静态技术静态技术 3.物理验证物理验证数字集成电路验证方式学8仿真技术仿真技术基于事件的仿真基于事件的仿真-任何一个输入的变化都任何一个输入的变化都被标记为事件，即常说的功能仿真，精度被标记为事件，即常说的功能仿真，精度高，速度慢。比如高，速度慢。比如Modelsim, VCS。基于周期的仿真基于周期的仿真-单周期内只检查一次输单周期内只检查一次输入并计算设计的输出逻辑值。速度快，无入并计算

4、设计的输出逻辑值。速度快，无时序、毛刺。比如时序、毛刺。比如Cyclone。事务级仿真事务级仿真-一堆事件的集合即为事务，一堆事件的集合即为事务，即常说的验证平台。即常说的验证平台。软硬件协同验证软硬件协同验证-需要专门的软硬件，成需要专门的软硬件，成本高本高 。数字集成电路验证方式学9传统验证系统传统验证系统nDUT：Design Under Testn适用于基于事适用于基于事件的仿真件的仿真和和基基于周期的仿真。于周期的仿真。n适用于简单的适用于简单的设计。设计。缺点：缺点：1.可扩展性差2.可重用性差数字集成电路验证方式学10层次化的验证系统层次化的验证系统适用于事务级仿真适用于事务级仿

5、真优点：优点：1.可扩展性好2.可重用性好数字集成电路验证方式学11为什么要用事务级仿真？基于事件的仿真基于事件的仿真事务级仿真事务级仿真Testbench代码可读性，可代码可读性，可维护性维护性差差强强仿真速度仿真速度慢慢快快Testbench结构结构DUT复杂时，结构混乱复杂时，结构混乱DUT复杂时，结构清晰复杂时，结构清晰Testbench代码量代码量DUT简单时，代码量尚可简单时，代码量尚可DUT复杂时，代码量巨大复杂时，代码量巨大DUT简单时，代码量略多简单时，代码量略多DUT复杂时。代码量较少复杂时。代码量较少与待测设计联系程度与待测设计联系程度非常紧密非常紧密行为级与行为级与DU

6、T联系紧密联系紧密事务级具有自身独立性事务级具有自身独立性可复用性可复用性无无强强抽象层次抽象层次无无有有参考模型参考模型无无有有基于事件的仿真与事务级仿真的比较基于事件的仿真与事务级仿真的比较数字集成电路验证方式学12事务级仿真事务级仿真RVM： ReferenceVerificationMethodology, Synopsys公司。 VMM：VerificationMethodology Manual, ARM公司和Synopsys公司。AVM：Advanced Verification Methodology, Mentor公司。OVM：Open Verification Method

7、ology, Cadence公司和Mentor公司UVM： Universal Verification Methodology, Cadence公司数字集成电路验证方式学13为什么选用OVM？验证方法学验证方法学侧重点侧重点EDA验证工具验证工具支持的验证语言支持的验证语言基类库是否基类库是否开源开源RVM层次化验证层次化验证VCSOpenVera否否VMMRTL级模块级模块VCSSystemVerilog是是AVM层次化验证层次化验证QuestasimSystemC/SystemVerilog是是OVM开源和不同开源和不同仿真器之间仿真器之间的透明性的透明性支持不同验证支持不同验证工具工具

8、支持支持SystemVerilog等多种语言等多种语言是是UVM开源和快速开源和快速入门入门QuestasimNC-verilog支持支持SystemVerilog等多种语言等多种语言是是各种验证方法学比较各种验证方法学比较数字集成电路验证方式学14SystemVerilog介绍介绍SystemVerilog结合了结合了Verilog和和C+的概念，的概念，具有如下新功能：具有如下新功能： 1.面向对象编程面向对象编程(OOP) 、 2.随机约束随机约束(Constraint Random)、 3.断言断言(Assertion) 、 4.功能覆盖率功能覆盖率(Functional Covera

9、ge) 。数字集成电路验证方式学15OOP：Object-oriented programming类：定义实物的抽象特点，包含方法和属性。对象：类的实例。方法：类的行为。继承：子类包含类的特性。SystemVerilog介绍介绍-面向对象编程面向对象编程数字集成电路验证方式学16CRT:Constraint Random Test class my_transaction extends ovm_transaction; rand int data_i; constraint c_data_i data_i = 0; data_i 262144; virtual function void r

10、andomize_();data_i = $random & 18h3ffff; endfunctionSystemVerilog介绍介绍-随机约束随机约束数字集成电路验证方式学17SystemVerilog介绍介绍-断言断言Assertion 示例示例property p10;(posedge clock) (io.data_check_o=data_out_design_for_check-2);endpropertya10: assert property (p10);数字集成电路验证方式学18Functional Coveragecovergroup：覆盖率模型：覆盖率模型sample

11、()：采样函数：采样函数bins: 仓仓Covergroup Covkind;coverpoint tr.kind /kind 为4位数据bins zero=0;bins hi = 8:$;endgroupSystemVerilog介绍介绍-功能覆盖率功能覆盖率数字集成电路验证方式学19OVM介绍介绍OVM是一种基于SystemVerilog的验证方法或者策略。OVM已经实现了一个基本的层次化验证平台，大大简化验证工程师的工作量。OVM可以验证HDL代码或者网表文件OVM特点： 1.开放性：支持所有验证工具 2.开源：OVM库都是基于SystemVerilog实现 的，可以在网上下载。 3.可

12、靠性：两大公司共同开发维护数字集成电路验证方式学20OVM结构结构novm_envnovm_sequecernovm_agentnovm_transcationnovm_scoreboardnovm_drivernovm_monitor数字集成电路验证方式学21静态技术静态技术语法检查语法检查-用户可以自由控制需要检查的规则，如代码风格，可综合检查，DFT检查。 nlint工具。静态时序分析静态时序分析-检查建立、保持时间以及其他延时信息是否满足设计时序要求。 Prime Time。形式验证形式验证不考虑时序信息，通常用于验证两个设计是否在功能上等效。 Formality 工具。数字集成电路验

13、证方式学22 一般来说，要分析或检验一个电路设计的时序方面的特征有两种主要手段：动态时序仿真（Dynamic Timing Simulation）和静态时序分析（Static Timing Analysis） 1.动态时序仿真：利用仿真器和延迟文件，通过反标节点延迟信息来仿真。 优点：可直观查看波形；缺点：速度慢，看不到关键路径。 2.静态时序分析：分析每条时间路径上的延迟，来查看是否存在setup/hold违反。 优点：分析速度比较快，全面；缺点：不能查看功能是否正确。静态时序分析静态时序分析数字集成电路验证方式学23 所谓形式验证，就是通过比较两个设计在逻辑功能是否等同的方法来验证电路的功

14、能。 优点： 1.不依赖于测试矢量，因此能提供更完全的验证； 2.可以实现RTL-to-RTL、RTL-to-gate、gate-to-gate两者之间的验证； 3.有定位功能，可以帮助你找出两个设计之间功能不等同的原因； 4.可以使用的文件格式有VHDL、Verilog、Synopsys 的.db格式,以及EDIF网表等； 5.可以实现自动的分层验证；形式验证形式验证数字集成电路验证方式学24物理验证物理验证-版图级版图级电源电压降电源电压降电迁移电迁移功耗功耗 Astro布局布线工布局布线工天线效应天线效应 具中完成具中完成串扰串扰数字集成电路验证方式学25主要内容主要内容验证的必要性验证

15、的必要性验证方法学介绍验证方法学介绍验证工具介绍验证工具介绍演示演示数字集成电路验证方式学26如何利用如何利用OVM完成验证？完成验证？数字集成电路验证方式学27基于OVM的数字滤波器验证平台数模转化器（DAC）中的数字插值滤波器做为此验证平台的DUT数字插值滤波器的功能： 1.提高采样频率 2. 滤除带外（带宽20KHz）噪声 输入信号输入信号输出信号输出信号数字集成电路验证方式学28传统的滤波器验证平台仿真结果传统的验证平台：基于定向测试矢量+波形查看的方式数字集成电路验证方式学29传统验证平台没找到传统验证平台没找到BUG的原因的原因 1.仿真时间没有足够长 2.借助波形来判断 3.没有

16、与理想参考模型比较 基于基于OVM的验证平台的验证平台数字集成电路验证方式学30OVM验证平台验证步骤验证平台验证步骤1.利用OVM库完成平台代码2.启动验证工具3.创建编译库4.编译验证平台代码5.启动仿真数字集成电路验证方式学31利用利用OVM库完成平台代码库完成平台代码扩展OVM类逐层完成： 1.接口 2.数据产生 3.驱动器 4.验证环境 5.比较器数字集成电路验证方式学32OVM平台平台-接口接口interface io_if(); logic 17:0 data_i; logic 17:0 data_o; logic 17:0 data_check_o; modport dut_i

17、f(input data_i, output data_o);/ DUT接口 modport check_if(input data_i, output data_check_o);/ 比较器模块接口 Endinterface io_if my_io();/装载接口 module check(io_if.check_if io, input clock,rst,en);dut dut(.io(my_io), .clock(clock), .rst(rst), .en(rst_check); check check(.io(my_io), .clock(clock), .rst(rst), .e

18、n(rst_check) ;数字集成电路验证方式学33OVM平台平台数据产生数据产生class my_transaction extends ovm_transaction; rand int data_i; function new (string name = ); super.new(name); endfunction: new /产生随机事件的约束条件 constraint c_data_i data_i = 0; data_i 262144; virtual function void randomize_(); data_i = $random & 18h3ffff; endfu

19、nctionovm_object_utils_begin(my_transaction)/在程序中 ovm_field_int(data_i, OVM_ALL_ON + OVM_DEC) ovm_object_utils_end endclass: my_transaction 数字集成电路验证方式学34OVM平台平台驱动器驱动器 class my_driver extends ovm_driver;/ ovm_component_utils(my_driver)/注册本类，这个宏的结尾没有符号； virtual io_if v_io;/装载虚拟接口 ovm_get_port #(my_tra

20、nsaction) get_port;/装载与激励发生器通信的通道接口： function new(string name, ovm_component parent); super.new(name, parent); /建议验证程序中可写一些ovm_report_info的语句供提示用： ovm_report_info(, Called my_driver:new);/在测试结果显示此函数被调用 endfunction: new 数字集成电路验证方式学35function void build; super.build(); ovm_report_info(, Called my_driv

21、er:build); get_port = new(get_port, this);/初始化 endfunction : build virtual task run; ovm_report_info(, Called my_driver:run); forever begin my_transaction tx; #1600 get_port.get(tx);/从通道中取一个事件 ovm_report_info(,$psprintf(data_i = %2h,tx.data_i); v_io.dut_if.data_i = tx.data_i; end endtask: run endcla

22、ss: my_driver数字集成电路验证方式学36OVM平台平台验证环境验证环境 class my_env extends ovm_env;/ ovm_component_utils(my_env)/注册本类 ovm_random_stimulus #(my_transaction) env_stimulus;/装载激励器 tlm_fifo #(my_transaction) env_fifo;/装载通道 my_driver env_driver;/装载驱动器 function new(string name = my_env, ovm_component parent = null); s

23、uper.new(name, parent); ovm_report_info(, Called my_env:new); endfunction: new 数字集成电路验证方式学37virtual function void build; super.build(); ovm_report_info(, Called my_env:build); env_stimulus = new(env_stimulus, this);/初始化激励器 env_fifo = new(env_fifo, this);/初始化通道 env_driver = new(env.driver, this);/初始化

24、驱动器 endfunction: build virtual function void connect;/设定连接关系 ovm_report_info(, Called my_env:connect); env_stimulus.blocking_put_port.connect(env_fifo.put_export);/激励器侧接口-放事件 env_driver.get_port.connect(env_fifo.get_export);/驱动器侧接口-取事件 endfunction: connect数字集成电路验证方式学38virtual function void configure

25、;/ ovm_report_info(, Called my_env:configure); env_stimulus.set_report_id_action(stimulus generation, OVM_NO_ACTION);/限制显示信息 endfunction: configure/你可删除上一行，看看有什么变化？ task run(); ovm_report_info(,Called my_env:run); endtask: run virtual function void report; ovm_report_info(, Called my_env:report); en

26、dfunction: report /在运行下面的run_test()函数时，以上函数将自动依次运行 endclass: my_env数字集成电路验证方式学39module check(io_if.check_if io, input clock,rst,en, input 17:0 data_out_design_for_check);wire 17:0 hcic_out;/参考模型Hcic_full Hcic_full (clock, en, rst, io.data_i, hcic_out,);assign io.data_check_o= hcic_out;property p10;

27、(posedge clock) (io.data_check_o=data_out_design_for_check-2)|io.data_check_o=0;endpropertya10: assert property (p10);endmoduleOVM平台平台比较器比较器数字集成电路验证方式学40timescale 1ns/10ps module top; import ovm_pkg:*; import my_pkg:*; parameter clock_cycle = 100; bit clock; bit rst; bit rst_check; io_if my_io();/装载

28、接口 dut dut(.io(my_io), .clock(clock), .rst(rst), .en(rst_check);/装载DUT check check(.io(my_io), .clock(clock), .rst(rst), .en(rst_check), .data_out_design_for_check(my_io.dut_if.data_o); /建议在验证程序顶级模块中一般采用继承ovm_test的类包装继承 ovm_env的类 OVM平台平台顶层模块顶层模块数字集成电路验证方式学41 class my_test extends ovm_test; ovm_compo

29、nent_utils(my_test)/注册本类 my_env top_env;/装载环境-top_env function new(string name = my_test, ovm_component parent = null); super.new(name, parent); ovm_report_info(, Called my_test:new); endfunction: new virtual function void build; super.build(); ovm_report_info(, Called my_test:build); top_env=new();

30、/初始化 /建议在验证程序中可设定看门狗 set_global_timeout(1000000us); endfunction: build 数字集成电路验证方式学42virtual function void connect; ovm_report_info(, Called my_test:connect); top_env.env_driver.v_io = my_io;/连接虚拟接口到驱动器的物理接口 endfunction: connect task run; my_transaction tx; tx = new(); ovm_report_info(, Called my_tes

31、t:run); top_env.env_stimulus.generate_stimulus(tx, 2000000);/激励器产生20个事件 endtask: run endclass: my_test数字集成电路验证方式学43initial begin run_test(“my_test”); clock=0; rst=0; rst_check=0; #(32*clock_cycle) rst=1; end always #(clock_cycle/2) clock = clock; initial begin $fsdbDumpfile(top.fsdb); $fsdbDumpSVA;

32、$fsdbDumpvars(0,top,+all);end endmodule: top数字集成电路验证方式学44启动验证工具启动验证工具利用mentor的questasim，界面和操作类似于modelsim环境变量启动命令vsim&数字集成电路验证方式学45脚本方式完成验证脚本方式完成验证 vlib dac_hcic /创建库 vlog +acc -f ./rtl/ovm_rtl/compile_questa_sv.f -work dac_hcic -sv +cover / 编译整个验证平台 vsim -c dac_hcic.top -sv_seed 100 -coverage -asser

33、tcover -assertdebug -sva -voptargs=“+acc” -pli /opt/springsoft/verdi/share/PLI/MODELSIM/LINUX/novas_fli.so /启动仿真 view assertions /查看断言 run -all /开始运行 quit -sim / 结束仿真数字集成电路验证方式学46+incdir+/home/liuxp/dac/rtl/ovm_rtl+incdir+/home/liuxp/dac/rtl/dac_balise/dac_haf_cic数字集成电路验证方式学47结果查看结果查看断言结果查看断言结果查看代码覆

34、盖率查看代码覆盖率查看数字集成电路验证方式学48断言结果查看Questasim下数字集成电路验证方式学49代码断言结果查看Verdi下Verdi（另外一个软件，专门用作波形查看和调试）下查看断言结果更加直观，箭头朝上就表示断言通过，朝下表示断言失败。数字集成电路验证方式学50代码覆盖率查看数字集成电路验证方式学51代码覆盖率查看数字集成电路验证方式学52动态时序仿真：利用仿真器（Modelsim）和延迟文件(SDF文件)，通过反标节点延迟信息来仿真。需要的文件：1.布局布线完的网表文件2.布局布线后生成的SDF文件3.标准单元库和IO库的Verilog模型文件文件动态时序仿真（后仿）动态时序仿

35、真（后仿）数字集成电路验证方式学531.修改Testbench，添加布局布线完导出的SDF文件2.创建新的工程3.添加修改好的Testbench文件4.添加布局布线完导出的网表文件5.添加标准单元的Verilog模型文件/home/smic/smic_40/SCC40NLL_HS_RVT_V06.添加输入输出IO的Verilog模型文件/home/smic/smic_40/SP40NLLD2RN_3P3V_V7.编译及仿真动态时序仿真（后仿）步骤动态时序仿真（后仿）步骤数字集成电路验证方式学54Testbench中添加中添加SDF文件文件在Testbench中新建一个initial 块， 通过

36、系统函数$sdf_annotate()来读入SDF文件，并反标到网表每个节点上。具体代码如下：initial begin$sdf_annotate(“/home/liuxp/class/astro/SDF/top_pad.sdf ”, top_tb.top_pad);endTestbench 模块名称实例化的顶层模块名称数字集成电路验证方式学55后仿真波形后仿真波形整体功能波形：延迟信息：数字集成电路验证方式学56静态验证工具静态验证工具静态时序分析静态时序分析Prime Time形式验证形式验证-Formality数字集成电路验证方式学57静态时序分析静态时序分析PrimeTimePrime

37、Time是Synopsys的静态时序分析软件，常被用来分析大规模、同步、数字ASIC。PrimeTime适用于门级的电路设计。 1.逻辑综合后网表 2.自动布局布线后网表数字集成电路验证方式学58PrimeTime流程流程 1.设置查找和链接路径； 2.读入并链接所要分析的设计； 3.设置操作条件和线上负载模型； 4.设置基本的时序约束； 5.检查所设置的约束以及该设计的结构。 数字集成电路验证方式学59PrimeTime工具启动工具启动pt_shell（无图形界面）（无图形界面） 或者或者primetime&数字集成电路验证方式学60命令输入区命令输入区数字集成电路验证方式学61PrimeT

38、ime脚本脚本set lib_path /home/smic/smic_65/SCC65NLL_HS_RVT_V1p1aset smic_diolib_path /home/smic/smic_65/SP65NLLD2RP_OV3_TTM_V0p2a/syn/3p3v/set smic_aiolib_path /home/smic/smic_65/SP65NLLD2RP_OV3_ANALOG_TTM_V0p2a/syn/3p3v/set smic_stdsymlib_path $lib_path/symbol/set search_path $search_path $smic_stdlib_

39、path $smic_aiolib_path $smic_diolib_path $smic_stdsymlib_path $smic_iosymlib_path“set link_path * scc65nll_hs_rvt_ss_v1p08_125c_basic.db scc65nll_hs_rvt_ff_v1p32_-40c_basic.db SP65NLLD2RP_OV3_TTM_V0p2_ss_V1p08_125C.db SP65NLLD2RP_OV3_TTM_V0p2_ff_V1p32_-40C.db“set symbol_library list SCC65NLL_HS_RVT_

40、V1p1.sdbremove_design allread_verilog ./syn/netlist/dac.sv“link_design dacccurrent_design daclist_designsreport_cell数字集成电路验证方式学62PrimeTime脚本脚本set_operating_conditions -min_library scc65nll_hs_rvt_ff_v1p32_-40c_basic -min ff_v1p32_-40c -max_library scc65nll_hs_rvt_ss_v1p08_125c_basic -max ss_v1p08_12

41、5c -analysis_type bc_wcset_operating_conditions -library scc65nll_hs_rvt_ff_v1p32_-40c_basic ff_v1p32_-40c create_clock -name clk -period 300 -waveform list 0 150 clk_in_pad set_clock_latency 2.0 all_clocksset_clock_uncertainty -setup 2.0 clkset_clock_transition 2 get_clocks clkset_drive 0 list clk clk_in_pad set_load 5 all_outputsset_input_delay 5 -clock clk -max remove_from_col