例题与习题2014

1、 例 题 与 习 题EDA技术的设计方法技术的设计方法电路设计流程设计输入：确定设计方案，选择合适元器件，根据具体的元器件设计电路原理图第一次仿真：检验设计方案在功能方面的正确性。包括数字电路的逻辑模拟、故障分析，模拟电路的交直流分析、瞬态分析。必须要有元件模型库的支持。PCB板的自动布局布线：仿真通过后，根据原理图产生的电气连接网络表再进行PCB板的自动布局布线后仿真：检验PCB板在实际工作环境中的可行性。系统设计流程 系统划分：按照“自上而下”的方法 设计输入：采用VHDL语言状态图等方式描述系统，并编译成标准的VHDL文件。 功能仿真：检验系统功能设计的正确性。 综合优化：将高层次描述转

2、化为硬件电路的关键。对HDL源代码进行综合优化处理，生成门级描述的网络表 相应的厂家综合库。 适配前仿真：利用产生的网络表文件进行适配前的时序仿真。 适配：将综合后的网络表文件针对某一具体的目标器件进行适配，包括底层器件配置、逻辑分割、逻辑优化、布局布线。 适配后仿真：根据适配后的仿真模型，进行适配后的时序仿真，仿真结果能比较精确地预期实现所描述系统的未来芯片的实际性能。如果仿真结果达不到设计要求，就需要修改VHDL源代码或选择不同速度和品质的器件，直至满足设计要求 器件实现：将适配产生的器件编程文件通过编程器或下载电缆载入到目标芯片FPGA或CPLD中可编程逻辑器件原理 可编程逻辑器件分类l

3、 低密度低密度 PROM,EPROM,EEPROM,PAL,PLA,GAL 只能完成较小规模的逻辑电路只能完成较小规模的逻辑电路l 高密度，已经有超过高密度，已经有超过400万门的器件万门的器件 EPLD ,CPLD,FPGA 可用于设计大规模的数字系统集成度高，甚至可以做可用于设计大规模的数字系统集成度高，甚至可以做到到SOC（System On a Chip）MAX7000S系列器件的内部结构系列器件的内部结构LAB(logic array block)宏单元(macrocells)扩展乘积项EPT(Expander product terms)可编程连线阵列PIA(programmabl

4、e interconnect array)I/O控制块IOC(I/O control blocks) XC4000系列FPGA的内部结构1XC4000系列的可配置逻辑块(CLB) 函数功能发生器 触发器2. 输入/输出模块（In/Output Block） 输入/输出锁存器 三态输出缓冲器3. 内部互连资源（PI） 单长线 双长线 长线 开关矩阵 可编程逻辑器件的设计流程 设计输入电路图硬件描述语言器 件 编 程 设计实现优化合并、映射布局、布线功能仿真时序仿真器件测试系 统 说 明可编程逻辑器件选型 CPLD选择的方法 编程技术在线可编程能力功能模块的性能触发器结构嵌入式器件I/O引脚的数量

5、和类型时钟输入引脚的数量FPGA 选择的方法选择的方法可配置逻辑模块I/O 引脚的数量和类型时钟输入端的数目嵌入式器件配置/编程方式器件当中所含可配置逻辑模块的数目IP核IP内核可以在不同的硬件描述级实现，由此产生了三类IP内核：软核硬核固核IP核是具有知识产权（Intellectual Property）的集成电路芯核的简称，其作用是把一组拥有知识产权的电路设计集合在一起，构成芯片的基本单位，如FIR滤波器，SDRAM控制器，PCI接口等等设计成可修改参数的模块，以供设计时搭积木之用。随着CPLD/FPGA的规模越来越大，设计越来越复杂，使用IP核是一个设计发展趋势。VHDL程序结构 VHD

6、L基本要素 标识符 数据对象 常量(Constant)、信号(Signal)、变量(VARIABLE)和文件(FILES)。 数据类型 操作符 属性 数据类型1整数（integer）2实数（real）3位和位矢量(BIT和BIT_VECTOR)4布尔量(boolean)5标准逻辑和标准逻辑矢量（STD_LOGIC和STD_LOGIC_VECTOR）6. 字符 (character) 7. 字符串(string) 8物理型数据（Physical types）9错误等级(severity level) 10自然数（natural）和正整数（positive）操 作 符逻辑操作关系操作算术操作并置操

7、作赋值操作移位操作 属性 数据类型的属性函数 数组的属性函数 信号的属性函数 进程pname：PROCESS (clk,reset) BEGIN IF reset=0 THEN q = 0; ELSIF (clkEVENT AND clk=1)THEN q = d; END IF； END PROCESS pname； 顺序描述语句 用顺序语句进行功能描述时所涉及的操作有算术运算、逻辑运算、信号和变量赋值，子程序调用等。顺序语句只能在进程、过程、函数、子程序以及块语句中使用。顺序语句用来控制程序在进程中的执行流程顺序语句的控制方式分为条件控制迭代控制具有条件控制功能的语句有IF语句和CASE语

8、句具有迭代控制功能的语句有循环语句和断言语句 IF-THEN 语句，其语句形式如下。IF 条件 THEN 顺序处理语句；END IF； IF-THEN-ELSE语句，其语句形式如下：IF 条件 THEN 顺序处理语句；ELSE 顺序处理语句；END IF； IF-THEN-ELSIF-ELSE语句。其语句形式如下：IF 条件1 THEN 顺序语句1；ELSIF 条件2 THEN 顺序语句2； ELSIF 条件n THEN 顺序语句n；ELSE 顺序语句n+1;END IF;CASE 表达式 ISWHEN 表达式的取值1=顺序处理语句1；WHEN 表达式的取值2=顺序处理语句2；WHEN OTH

9、ERS =顺序处理语句n；END CASE；CASE语句的格式PROCESS( s,a,b,c,d)BEGINCASE s ISwhen 00= zzzzz信号1，端口2=信号2，);COMPONENT语句的书写格式：COMPONENT 元件名GENERIC (类属说明)；PORT (端口说明)；END COMPONENT； 基本组合电路编码器译码器数据选择器数据分配器比较器运算器时序电路触发器寄存器计数器状态机数字系统设计n 数码管动态显示扫描电路原理及设计n 乘法器的原理及设计n 除法器的原理及设计方法n 简易CPU工作原理及设计方法n 交通信号灯控制器原理及设计n 数字频率计的原理及设计

10、n 数字信号发生器的原理及设计n 电梯控制器状态机应用 无条件状态转换（时钟控制） 有条件状态转换（状态控制信号）S1S2S3S5S4S1S2S3S4S5例题 试用状态机的设计方法实现序列 0110101发生器例题 设计实现一个24和60可变进制计数器，SEL为低电平时，计数器为24进制，SEL为高电平时，计数器60进制。试用元件例化方法设计实现一个计时器，利用前面设计的24和60可变进制计数器例题试用状态机的方法设计实现按键去抖电路设计一个并行输入，循环左移的8位寄存器loadclkQ0Q7datain7:0LIBRARAY IEEE;USE IEEE.STD_LOGIC_1164.ALL;

11、USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY example8_left IS PORT (datain: IN STD_LOGIC_VECTOR(7 downto 0); clk: IN STD_LOGIC; load: IN STD_LOGIC; q: OUT STD_LOGIC_VECTOR );END example8_left;ARCHITECTURE Behavioral OF example8_left ISsignal d_temp: STD_LOGIC_VECTOR(7 downto 0

12、) ;BEGIN PROCESS(clk , load , datain) BEGIN IF rising_edge(clk) THEN IF load = 1 THEN d_temp = datain; ELSE d_temp = d_temp(6 downto 0)& d_temp(7); END IF;END IF; END PROCESS END Behavioral ;设计一个双缓冲的并行输入，循环左移的8位寄存器loadclkQ0Q7datain7:0clklatchQo7Qo0LIBRARAY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IE

13、EE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY example8_left_2temp IS PORT (datain: IN STD_LOGIC_VECTOR(7 downto 0); clk: IN STD_LOGIC; latch: IN STD_LOGIC; load: IN STD_LOGIC; qo: OUT STD_LOGIC_VECTOR (7 downto 0) );END example8_left_2temp;ARCHITECTURE Behavioral OF example8_left _2t

14、emp ISsignal d_temp: STD_LOGIC_VECTOR(7 downto 0) ;signal q_temp: STD_LOGIC_VECTOR(7 downto 0);signal qo_temp: STD_LOGIC_VECTOR(7 downto 0);BEGIN PROCESS(clk , load , datain) BEGIN IF rising_edge(clk) THEN IF load = 1 THEN d_temp = datain; ELSE d_temp = d_temp(6 downto 0)& q_temp(7); end IF; End

15、 IF; END PROCESS PROCESS(clk , latch , q_temp) BEGIN IF rising_edge(clk) THEN IF latch = 1 THEN qo_temp = q_temp; ELSE qo = qo_temp; END if; end if; END PROCESS END Behavioral ;设计一个10进制可级联的计数器ENGCCCLKLIBRARAY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.A

16、LL;ENTITY example_10in IS PORT( en,clk: IN STD_LOGIC; q: OUT STD_LOGIC_VECTOR(3 downto 0); gcc: OUT STD_LOGIC);ENTITY example_10in;ARCHITECTURE Behavioral OF example_10in ISsignal qtemp:STD_LOGIC_VECTOR(3 downto 0);BEGIN PROCESS(clk,en) BEGIN IF clkevent and clk = 1 THEN IF en = 1 THEN IF qtemp = 10

17、01 THEN qtemp = 0000; ELSE qtemp = qtemp + 1; END IF; END IF; END IF; END PROCESS; q = qtemp; gcc = qtemp(3) AND (NOR qtemp(2) AND (NOR qtemp(1) AND qtemp(0);END Behavioral在10进制可级联计数器基础上，设计一个1000进制可级联的计数器ENGCCCLKQ3:0ENGCCCLKQ3:0ENGCCCLKQ3:0“1”LIBRARAY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LO

18、GIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY example_1000in IS PORT( en,clk: IN STD_LOGIC; q: OUT STD_LOGIC_VECTOR(11 downto 0); gcc: OUT STD_LOGIC);ENTITY example_1000in;ARCHITECTURE Behaviral OF example_1000in IS COMPONENT example_1000in PORT( en,clk: IN STD_LOGIC; q: OUT STD_LOGIC_VECTOR(

19、3 downto 0); gcc: OUT STD_LOGIC); );END COMPONENT; signal gcc1,gcc2,gcc3: STD_LOGIC; uo: example_1000in PORT MAP(en,clk,q0,gcc1); u1: example_1000in PORT MAP(en,clk,q1,gcc2); u2: example_1000in PORT MAP(en,clk,q2,gcc3); BEGIN q = q2 & q1 & q0; gcc = gcc3; END Behavioral;LIBRARAY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;COMPONENT example_10in IS PORT( en,clk: IN STD_LOGIC; q: OUT STD_LOGIC_VECTOR(3 downto 0); gcc: OUT STD_LOGIC