第5章半导体存储

1、计算机原理讲义第第4.1节节 存储器存储器一一计算机存储器分类计算机存储器分类（一）按材料分类（一）按材料分类1.磁性存储器磁性存储器如磁盘（软盘、硬盘）、磁带、磁芯如磁盘（软盘、硬盘）、磁带、磁芯2.光盘光盘CDROM只读光盘：容量大、适合存放系统软件只读光盘：容量大、适合存放系统软件CDRAM读写光盘：容量大、可改写、适合较高档计算机的外存读写光盘：容量大、可改写、适合较高档计算机的外存3.半导体存储器半导体存储器 体积小，速度快，功耗低，是计算机体积小，速度快，功耗低，是计算机的的主主要要存存储器。储器。 CACHECACHE、ROMROM、RAMRAM均是半均是半导体存储器，由大规模集

2、成电路制成。导体存储器，由大规模集成电路制成。（二）按在计算机中的位置分类按在计算机中的位置分类1.内部存储器（内存）内部存储器（内存）通常直接与系统总线相连通常直接与系统总线相连，可细分为：，可细分为：内部内部CACHECACHE 在在CPUCPU内作为一个高速的指令或数据缓冲区。一级内作为一个高速的指令或数据缓冲区。一级CACHECACHE，二级，二级CACHECACHE均指内均指内部部CACHECACHE。外部外部CACHECACHE 通常制作在主板上，比主存储器的速度快，介于内部通常制作在主板上，比主存储器的速度快，介于内部CACHECACHE和主存之间的和主存之间的一个缓冲区。一个缓

3、冲区。主存储器主存储器 计算机系统主要使用的空间。计算机系统主要使用的空间。要求速度快，体积小，容量大。一般为半导要求速度快，体积小，容量大。一般为半导体存储器体存储器。2.外部存储器外部存储器通常是通过总线接口电路与系统总线相连通常是通过总线接口电路与系统总线相连。要求容量大要求容量大、掉电信息不丢失，速度可掉电信息不丢失，速度可以慢些以慢些。如。如磁盘、光盘磁盘、光盘计算机原理讲义半导体存储器二半导体存储器（一）按器件分类双极性双极性TTL电路电路速度较快（速度较快（101050nS50nS）、集成度低、功耗大、成本高）、集成度低、功耗大、成本高MOSNMOS和和CMOS两种，两种，现大量

4、使用现大量使用CMOS存储器，存储器，存储速度可达几纳秒存储速度可达几纳秒。特点：集成度高特点：集成度高( (单片可达单片可达1Gb)1Gb)、功耗小、成本低、功耗小、成本低电荷耦合器电荷耦合器速度快、但成本较高速度快、但成本较高计算机原理讲义（二）按存储功能分类1.读写存储器读写存储器随机读写存储器随机读写存储器(RAM Random Access Memory) 可对任一单元进行读写，是计算机主存储器可对任一单元进行读写，是计算机主存储器。62*系列系列先进后出存储器（先进后出存储器（LIFO Last In First Out）寄存器、堆栈寄存器、堆栈先进先出存储器（先进先出存储器（FI

5、FO First In First Out）寄存器、队列寄存器、队列2.只读存储器（只读存储器（ROM Read Only Memory） 只能读（用特殊方法可写入），掉电信息不丢失，可作为主存储器存放只能读（用特殊方法可写入），掉电信息不丢失，可作为主存储器存放系统软件和数据等。系统软件和数据等。 ROM可分为：可分为：计算机原理讲义存储器基本知识二. 内存的行列结构 为区分不同存储单元，每个单元都对应一个地址，读写访问时，应为区分不同存储单元，每个单元都对应一个地址，读写访问时，应给出相应地址，经过译码后，选中具体存储单元。为简化译码电路，给出相应地址，经过译码后，选中具体存储单元。为简化

6、译码电路，内内存中存储单元按照存中存储单元按照多行多列的矩阵多行多列的矩阵形式来排列形式来排列。 例：组成例：组成1KB的内存的内存 1）若不按矩阵形式排列，而是一字排开，则需要）若不按矩阵形式排列，而是一字排开，则需要1024根译码线根译码线 2）若按若按3232的矩阵形式排列的矩阵形式排列，则只需要，则只需要5根行选择线和根行选择线和5根列选择线根列选择线0-031-3131-00-31行译码行译码列译码和列译码和I/O控制控制X0X31Y0Y31A0A1A2A3A4A5 A6 A7 A8 A9R / W/CE数据输入数据输入数据输出数据输出A4A0 行地址信号行地址信号 用用RAS表示表

7、示(Row Address Signal)A9A5 列地址信号列地址信号 用用CAS表示表示(Column Address Signal)X31X0 行选择信号行选择信号Y31Y0 列选择信号列选择信号计算机原理讲义存储器基本知识三. 随机读写存储器RAM (Random Access Memory) RAM既可读又可写，掉电信息丢失，按结构又可分为既可读又可写，掉电信息丢失，按结构又可分为SRAM和和DRAM1. 静态静态RAM SRAM（static RAM） 使用双稳态触发器存储信息使用双稳态触发器存储信息，速度快，不需要刷新，但容量低、功耗大，速度快，不需要刷新，但容量低、功耗大 计算

8、机中计算机中CACHE常使用常使用SRAM 如：如：6264 8k * 8 62256 64K * 8D0D0YiXiVccT3T4T5T6T1T2T7T8 T1,T2为开关管，为开关管，T3,T4为负载管，导通为负载管，导通电阻电阻r3,r4r1,r2。T1T3和和T2T4构成两构成两个反向器按反馈连接，构成触发器个反向器按反馈连接，构成触发器 Xi高电平，高电平，T5,T6及其他与及其他与Xi相联的开关相联的开关管导通，每一单元与数据线相连。管导通，每一单元与数据线相连。Yi为高为高电平，电平，T7,T8导通，此时仅有导通，此时仅有XiYi单元与单元与外部数据线连通，可对该单元进行读写外部

9、数据线连通，可对该单元进行读写AB计算机原理讲义存储器基本知识2.动态动态RAM DRAM（dynamic RAM） 使用电容存储信息使用电容存储信息，充电状态和放电状态分别表示，充电状态和放电状态分别表示1和和0，因电容有因电容有漏电，因此需要对动态漏电，因此需要对动态RAM进行定时刷新进行定时刷新。计算机中的主存条多以。计算机中的主存条多以DRAM为主。为主。 DRAM的刷新的刷新 DRAM的一次的一次刷新过程就是对存储器进行一次读取、放大和再写入刷新过程就是对存储器进行一次读取、放大和再写入，通常按行进行刷新通常按行进行刷新，具体执行时，让行地址信号，具体执行时，让行地址信号/RAS有效

10、，将该行所有有效，将该行所有存储单元分别读出，与放大电路接通，再写回。然后再给出下一行的存储单元分别读出，与放大电路接通，再写回。然后再给出下一行的/RAS信号，重复操作。信号，重复操作。 通常每一行的刷新时间间隔不应超过通常每一行的刷新时间间隔不应超过2ms，实际应用时，由专用的，实际应用时，由专用的DRAM控制器（控制器（Intel 8203、8207、8209）或）或DRAM本身自带的的片内本身自带的的片内刷新电路完成动态刷新电路完成动态RAM的刷新。的刷新。计算机原理讲义存储器基本知识四. 只读存储器ROM (Read Only Memory) ROM结构简单，位密度比结构简单，位密度

11、比RAM高，掉电信息不丢失，可分为：高，掉电信息不丢失，可分为：1. 固定固定ROM (掩膜掩膜ROM) 由制造厂家固化内容，不可修改由制造厂家固化内容，不可修改2. 可编程可编程ROM (PROM) 由用户固化内容，但不可修改由用户固化内容，但不可修改3. 可擦除、可编程可擦除、可编程ROM (EPROM) 可多次擦除和重写（紫外线擦除）可多次擦除和重写（紫外线擦除） 27*系列系列 2716 2732 2764 270404. 可电擦除、可编程可电擦除、可编程ROM (EEPROM) 可多次擦除和重写（电擦除）可多次擦除和重写（电擦除） 2817 28C64 28C256 4种工作方式：读

12、方式、写方式、字节擦除方式和整体擦除方式种工作方式：读方式、写方式、字节擦除方式和整体擦除方式5. 闪烁存储器闪烁存储器(FLASH ROM) 属于属于EEPROM类型，性能优于类型，性能优于EEPROM 29F010、29F020，不加电时，信息可保存，不加电时，信息可保存10年以上，可反复擦写几年以上，可反复擦写几十万次，且擦除速度较快；分为整体型、块结构型、带自举块型十万次，且擦除速度较快；分为整体型、块结构型、带自举块型 使用时，往使用时，往Flash ROM中的命令寄存器写入不同命令，即可实现不同操作中的命令寄存器写入不同命令，即可实现不同操作 如：读命令、擦除命令、编程命令、复位命

13、令等如：读命令、擦除命令、编程命令、复位命令等计算机原理讲义存储器基本知识五. 半导体存储器的容量 存储器位容量存储器位容量 = = 存储单元数存储单元数位数位数 存储单元数：存储器所含存储单元个数，每个存储单元对应一个地存储单元数：存储器所含存储单元个数，每个存储单元对应一个地址，是一个独立的信息单元址，是一个独立的信息单元 位数：每个存储单元所含二进制数长度，通常为位数：每个存储单元所含二进制数长度，通常为1 1位、位、4 4位、位、8 8位位 例：一片例：一片6225662256为为RAMRAM存储器，位容量存储器，位容量=32K=32K8 8=2=215158 8 说明该存储器芯片说明

14、该存储器芯片具有具有1515根地址线根地址线，8 8根数据线根数据线，除此之外，除此之外，RAMRAM还应具还应具有有CECE、OEOE、WEWE三根控制线（片选、读控制、写控制）三根控制线（片选、读控制、写控制） 注：有时也以字节注：有时也以字节(Byte)(Byte)为单位表示存储器容量为单位表示存储器容量 1KB = 1024B1KB = 1024B，1MB = 1024KB1MB = 1024KB，1GB = 1024MB1GB = 1024MB，1TB = 1024GB1TB = 1024GB = 210B = 220B = 230B = 240B = 210B = 220B = 2

15、30B = 240B计算机原理讲义存储器基本知识六. 典型存储器芯片和译码芯片1. 62256 32K*8的CMOS静态RAM12345678910111213141516171819202122232425262728A14A12A7A6A5A4A3A2A1A0D0D1D2GNDD3D4D5D6D7/CSA10/OEA11A9A8A13/WEVCC62256引脚图引脚图输入输入LLL高阻高阻HHL输入输入HLL输出输出LHL高阻高阻HD7D0OEWECS62256工作工作表表A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0OECSWED7D6D5D4D3D2D1D062

16、256逻辑图逻辑图计算机原理讲义存储器基本知识2. 27256 32K*8 EPROM12345678910111213141516171819202122232425262728VppA12A7A6A5A4A3A2A1A0D0D1D2GNDD3D4D5D6D7CEA10OEA11A9A8A13A14VCC27256引脚图引脚图A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0CE OED7D6D5D4D3D2D1D027256逻辑图逻辑图3. 74LS138 3-8译码器译码器12345678910111213141516ABCG2AG2BG1Y7GNDY0VCC74LS

17、138引脚图引脚图Y1Y2Y3Y4Y5Y6Y0G1G2AG2BCBA74LS138原理图原理图Y1Y2Y3Y4Y5Y6Y7引脚功能：引脚功能： 片选信号：片选信号：G1 G2A G2B C、B、A译码译码/Y0到到/Y7有效有效计算机原理讲义存储器与CPU的连接第4.2节 存储器与CPU的连接 存储器与存储器与CPU通过地址线、数据线、控制线进行连接，应考虑三个问题：通过地址线、数据线、控制线进行连接，应考虑三个问题：1. 高速高速CPU与低速存储器之间的速度匹配与低速存储器之间的速度匹配CPU插入插入Tw等待状态等待状态2. CPU的总线负载能力的总线负载能力8282和和8286增强了增强了

18、AB和和DB的驱动能力的驱动能力3. 片选信号、行地址、列地址的产生机制片选信号、行地址、列地址的产生机制 多个存储器芯片组成大容量存储器，先通过多个存储器芯片组成大容量存储器，先通过片选信号片选信号CS选择具体选择具体芯片芯片，再通过，再通过行列地址选择行列地址选择该芯片内的该芯片内的具体存储单元具体存储单元 行地址、列地址由行地址、列地址由AB的低位地址线与存储器连接来提供的低位地址线与存储器连接来提供，然后由，然后由片内译码电路自动译码选择具体存储单元片内译码电路自动译码选择具体存储单元 例：访问例：访问4K存储芯片，需要存储芯片，需要12根地址线连接到芯片，根地址线连接到芯片，A11A

19、0 片选信号片选信号/CS由高位地址线译码得到由高位地址线译码得到，有三种方法：，有三种方法： 全译码、部分译码、线译码全译码、部分译码、线译码计算机原理讲义存储器与CPU的连接全译码：全译码：用所有高位地址通过译码器得到多个用所有高位地址通过译码器得到多个CS部分译码：部分译码：用部分高位地址通过译码器得到多个用部分高位地址通过译码器得到多个CS线译码：线译码：无需译码器，将高位地址中的无需译码器，将高位地址中的1根作为根作为CS例例1 由由1片片6116(2K*8 RAM)和和1片片2716(2K*8 ROM)组成组成8088存储系统，存储系统，RAM起始起始地址为地址为C0000H，RO

20、M地址范围紧随地址范围紧随RAM之后之后，试利用，试利用全译码方法全译码方法将将8088与存与存储器储器进行连接，画出连接图进行连接，画出连接图分析：分析：A10A0与存储器的与存储器的A10A0相连，选择片内相连，选择片内2K个存储单元个存储单元A19A11用于译码产生用于译码产生2个芯片的片选信号个芯片的片选信号/CS，根据设计要求地址范围，根据设计要求地址范围,为：为：C0000H-C07FFH,C0800H-C0FFFH. 采用采用74LS138进行地址译码进行地址译码对对6116存储器是存储器是RAM型的，有读写控制信号。型的，有读写控制信号。2716是是ROM型的，只有型的，只有读

21、控制信号。读控制信号。其他：其他：地址信号地址信号A0A0A19A19是是8088 CPU8088 CPU经经锁存器锁存器82828282或或74LS74LS373373锁存后产生的信号锁存后产生的信号数据总线数据总线D0D0D7D7是是8088 CPU8088 CPU的的AD0AD0AD15AD15经经82868286或或74LS24574LS245缓冲后产生的缓冲后产生的信号信号MEMRMEMR和和MEMWMEMW在最小模式下由在最小模式下由8088 CPU8088 CPU的的M/IOM/IO和和RDRD、WRWR信号产生，在最大信号产生，在最大模式下由模式下由82888288产生产生计算

22、机原理讲义存储器与CPU的连接例例1 由由1片片6116(2K*8 RAM)和和1片片2716(2K*8 ROM)组成组成8088存储系统，存储系统，RAM起始起始地址为地址为C0000H，ROM地址范围紧随地址范围紧随RAM之后之后，试利用，试利用全译码全译码方法方法将将8088与存储器与存储器进行连接，画出连接图进行连接，画出连接图分析：片内存储单元选择：低位地址线分析：片内存储单元选择：低位地址线 2K容量容量 需需11根根AB A10A0 芯片选择：芯片选择：A19A11全部高位，连接全部高位，连接74LS138进行地址译码产生进行地址译码产生/CS,用于选择用于选择6116，2716

23、 芯片芯片地址范围地址范围A19 A18 A17 A16 A15 A14 A13 A12 A11A10 A06116C0000H C07FFH1 1 0 0 0 0 0 0 0 x x1 1 0 0 0 0 0 0 02716 C0800H C0FFFH1 1 0 0 0 0 0 0 1 x x1 1 0 0 0 0 0 0 18088 20根根AB 8根根DB 控制信号组合产生控制信号组合产生MEMR MEMW计算机原理讲义全译码Y0G1G2AG2BCBA74LS138Y1Y2Y3Y4Y5Y6Y7A19A18A16A17A15A14A13A12A11A10A0D7D02116CSA11A0D

24、7D0RD6116CSA10A0D7D0RDWEMEMRMEMW地址范围：地址范围：6116 C0000H C07FFH 2716 C0800H C0FFFH10011000000芯片芯片地址范围地址范围A19 A18 A17 A16 A15 A14 A13 A12 A11A10 A06116C0000H C07FFH1 1 0 0 0 0 0 0 00 01 1 0 0 0 0 0 0 01 12716C0800H C0FFFH1 1 0 0 0 0 0 0 1 0 01 1 0 0 0 0 0 0 11 1C0000H C07FFHC0800H C0FFFHM/IO计算机原理讲义部分译码Y

25、0G1G2AG2BCBA74LS138Y1Y2Y3Y4Y5Y6Y7A18A16A17A15A14A13A12A11A10A0D7D02116CSA11A0D7D0RD6116CSA10A0D7D0RD /WEMEMRMEMW地址范围：地址范围： A19 = 1 A19 = 06116 C0000H C07FFH 和和 40000H 407FFH2716 C0800H C0FFFH 和和 40800H 40FFFH100000000M/IO计算机原理讲义线译码A11 = 0 访问访问6116； A11 = 1 访问访问2116地址范围：地址范围： 6116与与2116随随A19A12的组合不同，

26、共有的组合不同，共有256个地址范围个地址范围A11A10A0D7D02116CSA11A0D7D0RD6116CSA10A0D7D0RDWE/MEMR/MEMWM/IO计算机原理讲义存储器与CPU的连接例例2 由由1片片62256(IC1 32K*8 RAM)和和1片片27256(IC2 32K*8 ROM)组成组成8088存储系统，存储系统，RAM起始起始地址为地址为00000H，ROM地址范围紧随地址范围紧随RAM之后之后，试，试利用利用全译码方法全译码方法将将8088与存储器与存储器进行连接，画出连接图进行连接，画出连接图分析分析 8088 20根根AB 8根根DB 控制信号组合产生控

27、制信号组合产生MEMR MEMW 片内存储单元选择片内存储单元选择 低位地址线低位地址线 32K容量容量 需需15根根AB A14A0 芯片选择芯片选择 全部高位地址译码产生全部高位地址译码产生/CS A19A15芯片芯片地址范围地址范围A19 A18 A17 A16 A15A14 A13 A0IC100000H 07FFFH0 0 0 0 0 x x x0 0 0 0 0低位地址用于片内译码低位地址用于片内译码IC208000H 0FFFFH0 0 0 0 1x x x0 0 0 0 1计算机原理讲义Y0G1G2AG2BCBA74LS138Y1Y2Y3Y4Y5Y6Y7A14A13A12A11

28、A10A9A8A7A6A5A4A3A2A1A0OECSWED7D6D5D4D3D2D1D062256A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0OED7D6D5D4D3D2D1D027256CSA14A13A12A11A10A9A8A7A6A5A4A3A2A1A0+5VA19A18A17A16A15D7D6D5D4D3D2D1D0MEMRMEMW000062256: 00000H 07FFFH 27256:08000H 0FFFFH计算机原理讲义存储器的数据宽度扩展和字节扩展在微型机系统中，需要的存储器容量常常比单个芯片的容大，在微型机系统中，需要的存储器容量常常比单

29、个芯片的容大，所以需要扩充，这体现在两个方面：，所以需要扩充，这体现在两个方面：1）数据宽度的扩展（位扩展）数据宽度的扩展（位扩展）2）字节数的扩展（字扩展）字节数的扩展（字扩展）在扩充时，要涉及地址线、数据线和控制线的连接在扩充时，要涉及地址线、数据线和控制线的连接例一例一 位扩展举例位扩展举例采用采用32K8b的的EPROM芯片芯片27C256组成组成32位的位的EPROM子系统，即进行子系统，即进行数据宽度的扩充。可采用数据宽度的扩充。可采用4个个27C256来构成。将来构成。将4个芯片上的地址信号个芯片上的地址信号A14-A0、芯片允许信号、芯片允许信号CE和输出信号和输出信号OE连在

30、一起。每个芯片分别连接连在一起。每个芯片分别连接8位数据线位数据线例二例二 字扩展举例字扩展举例采用采用32K8b的的EPROM芯片芯片27C256组成组成64K8b的的EPROM子系统子系统.将将32K8b的的EPROM芯片芯片27C256的地址信号的地址信号A14-A0、数据输出信号、数据输出信号OE连在一起，但将芯片允许信号连在一起，但将芯片允许信号CE要分开，并由地址译码电路的不同输出给要分开，并由地址译码电路的不同输出给CE0和和CE1提供信号，这样，在某一时科，两片只有一片被选中。提供信号，这样，在某一时科，两片只有一片被选中。位位扩扩展展字字扩扩展展计算机原理讲义第4.3节 80

31、86存储器系统一8086系统内存组织8086系统有系统有20根地址线，根地址线，16根数据线，寻址空间为根数据线，寻址空间为1MB512KB空间分配给偶地址存储器空间分配给偶地址存储器 A0 = 0512KB空间分配给奇地址存储器空间分配给奇地址存储器 A0 = 1偶地址存储器与偶地址存储器与数据线低数据线低8位相连位相连，即由，即由D7D0传送数据传送数据奇地址存储器与数据线高奇地址存储器与数据线高8位相连位相连，即由，即由D15D8传送数据传送数据计算机原理讲义按按字访问存储器字访问存储器l 对准状态对准状态1个字的低个字的低8位在偶存储器，高位在偶存储器，高8位在奇存储器位在奇存储器BH

32、E = 0 A0 = 0，用一个总线周期用一个总线周期通过通过D15D0完成完成16位数据传送位数据传送 如：如：MOV AX, 1000H ;AL (1000H)，AH (1001H)l 非对准状态非对准状态1个字的低个字的低8位在奇存储器，高位在奇存储器，高8位在偶存储器位在偶存储器 此时需要两个总线周期此时需要两个总线周期 第一个总线周期第一个总线周期 BHE = 0 A0 = 1 读取奇存储器，得到低读取奇存储器，得到低8位数据位数据 第二个总线周期第二个总线周期 BHE = 1 A0 = 0 读取偶存储器，得到高读取偶存储器，得到高8位数据位数据 如：如：MOV AX, 1003H

33、;AL (1003H)，AH (1004H)计算机原理讲义二8086存储系统应用举例例例1 1 由由2 2片片6225662256（3232K K* *8 RAM8 RAM）组成）组成64K64K* *8 RAM,8 RAM,地址范围为地址范围为0000H0000HFFFFHFFFFH，试用全译，试用全译码方式将码方式将80868086与存储器进行连接与存储器进行连接 分析：分析：A15A1与存储器的与存储器的A14A0相连，选择片内相连，选择片内32K个存储单元个存储单元A19A16用于译码产生用于译码产生2个芯片的片选信号个芯片的片选信号/CS，根据地址范围，根据地址范围，A19A16应总

34、为应总为0A0与与/BHE只控制只控制对存储器的对存储器的写访问写访问对存储器对存储器读访问时读访问时，两个芯片均输出数据两个芯片均输出数据，由，由CPU根据所执行操作决定根据所执行操作决定读取读取D15D8还是还是D7D0，或者，或者D15D0均读取均读取其他：其他：地址信号地址信号A0A0A19A19和和BHEBHE是是8086 CPU8086 CPU经经锁存器锁存器82828282或或74LS74LS373373锁存后产生锁存后产生的信号的信号数据总线数据总线D0D0D15D15是是8086 CPU8086 CPU的的AD0AD0AD15AD15经经82868286或或74LS24574

35、LS245缓冲后产生缓冲后产生的信号的信号MEMRMEMR和和MEMWMEMW在最小模式下由在最小模式下由8086 CPU8086 CPU的的M/IOM/IO和和RDRD、WRWR信号产生，在最大信号产生，在最大模式下由模式下由82888288产生产生计算机原理讲义/Y0/Y1/Y2/Y3/Y4/Y5/Y6/Y7G1/G2A/G2BCBAA14A13A12A11A10A9A8A7A6A5A4A3A2A1A0/CS/OE/WED7D6D5D4D3D2D1D0+5VA19A18A17A16A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1MEMRA0MEMWBHED15D14D13D12D11D10D9D8D7D6D5D4D3D2D1D0D7D0A14A13A12A11A10A9A8A