第四章-常用中规模组合逻辑部件

1、第4章 组合逻辑电路 内容回顾内容回顾 组合逻辑电路的分析组合逻辑电路的分析组合逻辑电路的设计组合逻辑电路的设计第4章 组合逻辑电路 步骤步骤：输出函数输出函数表达式表达式简化函数简化函数真值表真值表已知组合电路已知组合电路描述电路描述电路功能功能组合逻辑电路的分析组合逻辑电路的分析第4章 组合逻辑电路 步骤：步骤：确定输入、输出确定输入、输出列出真值表列出真值表写出表达式写出表达式并简化并简化画逻辑电路图画逻辑电路图形式变换形式变换根据设计所用根据设计所用芯片要求芯片要求组合逻辑电路的设计组合逻辑电路的设计第4章 组合逻辑电路 4.3 常用中规模组合逻辑器件及应用常用中规模组合逻辑器件及应用

2、 常用组合逻辑常用组合逻辑全加器全加器译码器译码器编码器编码器多路选择器多路选择器多路分配器多路分配器数字比较器数字比较器第4章 组合逻辑电路 4.3 常用常用MSI组合逻辑器件及应用组合逻辑器件及应用 集成电路集成电路（IC）SSI(Small Scale Intergration)MSI(Medium Scale Intergration)LSI(Large Scale Intergration) VLSI(Very Large Scale Intergration)电子元器件的数目SLSI(Super Large Scale Intergration)第4章 组合逻辑电路 SSIMSIL

3、SIVLSISLSI10门门/片以下片以下10100门门/片片1001000门门/片片100010000门门/片片10000门门/片片以上以上划分标准：由于由于MSI、LSI电路的出现，使得单个芯片的功能大大提高。电路的出现，使得单个芯片的功能大大提高。SSI是器件的集成，而是器件的集成，而MSI是逻辑部件的集成，是逻辑部件的集成，LSI,VLSI和和SLSI是数字子系统或整个数字系统的集成。是数字子系统或整个数字系统的集成。第4章 组合逻辑电路 MSI、LSI与与SSI相比，优点如下：相比，优点如下：（1）体积缩小）体积缩小 集成度高，故体积缩小集成度高，故体积缩小（2）功耗低）功耗低 元器

4、件连线缩短元器件连线缩短（3）可靠性提高）可靠性提高 焊接点数，接插件及连线数大为减少焊接点数，接插件及连线数大为减少（4）抗干扰能力提高）抗干扰能力提高 封装在一个壳内封装在一个壳内第4章 组合逻辑电路 MSI和和LSI的应用，使得数字设备的设计过程大为简化，的应用，使得数字设备的设计过程大为简化， 改变了用改变了用SSI进行设计的传统方法。进行设计的传统方法。设计的过程也就是合理的选择模块（设计的过程也就是合理的选择模块（MSI和和LSI），再用），再用传统的方法设计其他辅助电路。传统的方法设计其他辅助电路。 但运用但运用MSI和和LSI设计数字系统，还没有一种简单的可适设计数字系统，还没

5、有一种简单的可适用于任何情况的统一规范可循，所以设计方案是多种多样的，用于任何情况的统一规范可循，所以设计方案是多种多样的，好坏的关键在于对好坏的关键在于对MSI和和LSI的了解程度。的了解程度。第4章 组合逻辑电路 4.3.1 半加器与全加器半加器与全加器 二进制运算可以用逻辑运算来表示，故可以用逻辑设计的二进制运算可以用逻辑运算来表示，故可以用逻辑设计的方法来完成运算电路的设计。方法来完成运算电路的设计。1.半加器设计（不考虑低位向本位的进位的加法）半加器设计（不考虑低位向本位的进位的加法）（1）真值表）真值表A BCi+1 S0 00 11 01 10 00 10 11 0 数字系统中，

6、加减乘除都是利用加法来实现的，所以加数字系统中，加减乘除都是利用加法来实现的，所以加法器是数字系统中最基本的运算单元。法器是数字系统中最基本的运算单元。第4章 组合逻辑电路 （2）逻辑函数表达式SABABAB1iCABA BCi+1 S0 00 11 01 10 00 10 11 0第4章 组合逻辑电路 （3）画出逻辑电路图&AiBiSiCi+11逻辑符号第4章 组合逻辑电路 2.全加器设计（考虑低位向本位的进位）全加器设计（考虑低位向本位的进位）（1）真值表）真值表Ai Bi CiCi+1 Si0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 00

7、10 11 00 11 01 01 1一位二进制数一位二进制数一位二进制数一位二进制数低位来的进位低位来的进位相加相加和和高位进位高位进位第4章 组合逻辑电路 （2）写出逻辑函数表达式（可直接在真值表上列出，化简）1111iiiiiiiiiiiiiSA BCAB CA B CABC11()()iiiiiiiiiiA BAB CABA B C11()()iiiiiiAB CAB C1iiiABC11111iiiiiiiiiiiiiCABCA BCAB CABC1()iiiiiiiABA B CAB1()iiiiiAB CAB吸收律1第4章 组合逻辑电路 （3）画出逻辑电路图逻辑符号：第4章 组合

8、逻辑电路 3、多位二进制加法、多位二进制加法功能：功能：实现实现N位二进制数相加位二进制数相加按实现方法分类按实现方法分类：串行进位加法器、超前进位加法器：串行进位加法器、超前进位加法器（1）串行进位加法器）串行进位加法器例：用全加器实现例：用全加器实现4位二进制位二进制数相加。数相加。低位全加器进位输出低位全加器进位输出高位全加器进位输入高位全加器进位输入注意：注意：CI0=0高位运算必须等到低位高位运算必须等到低位运算完成后才能进行运算完成后才能进行特点特点速度慢速度慢电路简单电路简单第4章 组合逻辑电路 （2）超前进位加法器）超前进位加法器进位位直接由加数、被加数和最低位进位位进位位直接

9、由加数、被加数和最低位进位位CI0形成。形成。第4章 组合逻辑电路 4、全加器的应用、全加器的应用二进制的减法、乘法运算二进制的减法、乘法运算BCD码的加减法码的加减法数码比较数码比较奇偶校验奇偶校验第4章 组合逻辑电路 例：试用全加器完成二位二进制乘法功能。解：（1）先写出乘法算式：（2）列出输出端函数：（3）画出逻辑电路图：第4章 组合逻辑电路 ABAB&A0B0A1B1C0C1C2P0P1P2P3被加数接地第4章 组合逻辑电路 例：试用四位全加器构成一位8421BCD码加法电路。解：两个8421BCD码相加，其和应还是8421BCD码，否则结果是错误的。产生错误的原因为： 842

10、1BCD码是十进制，而四位二进制相当于十六进制，所以进位关系不一样。第4章 组合逻辑电路 第4章 组合逻辑电路 1110121315141S0S3S2S0001111000011110第4章 组合逻辑电路 C0A0A1A2A3B0B1B2B3C4S3S2S1S0被加数A加数进位输入四位加法器C0A0A1A2A3B0B1B2B3C4S3S2S1S0和数S四位加法器&1进位输出CB逻辑电路图为：43231CS SS S第4章 组合逻辑电路 例例:试用四位加法器实现试用四位加法器实现8421BCD码至余码至余3BCD码的转换。码的转换。解：余解：余3 3码比码比84218421码多码多3 3

11、，因此：，因此：A A3 3-A-A0 0：84218421码码B B3 3-B-B0 0：00110011（3 3）CICI0 0：0 0第4章 组合逻辑电路 内容回顾内容回顾 加法器加法器半加器的设计及功能全加器的设计及功能全加器的级联全加器的应用加减乘除运算码制转换视为一个模块第4章 组合逻辑电路 4.3.2 编码器与译码器编码器与译码器一、编码器一、编码器某种特定含义的信号二进制代码编码编码译码译码在进行编码器设计时，人为指定数（或者信息）与代码的对应关系，我们常常采用编码矩阵编码矩阵和编码表编码表。编码矩阵是在相应的卡诺图上，指定每个方格代表某一自然数，将自然数填入方格。编码表是将编

12、码矩阵用真值表的方式表示出来。第4章 组合逻辑电路 编码器分类编码器分类 二进制编码器二进制编码器二二十进制十进制(BCD)编码器编码器优先编码器优先编码器第4章 组合逻辑电路 （1）二进制编码器例：设计一个三位二进制编码器F2F1F0 00 01 11 100101237564编码矩阵：第4章 组合逻辑电路 三位二进制编码器编码表 自然数二进制代码NF2 F1 F000 0 010 0 120 1 030 1 141 0 051 0 161 1 071 1 1第4章 组合逻辑电路 编码器的输出函数为 F2=4+5+6+7F1=2+3+6+7F0=1+3+5+7111F2F1F0I7I6I5I

13、4I3I2I1逻辑电路图为： 101第4章 组合逻辑电路 三位二进制8线3线编码器框图 8线3线编码器I0F2F1F0I1I2I3I4I5I6I7第4章 组合逻辑电路 （2 ）二）二十进制十进制(BCD)编码器编码器 将十进制数0、 1、 2、 3、 4、 5、 6、 7、 8、 9 等10个信号编成二进制代码的电路叫做二十进制编码器。它的输入是代表09这10个数符的状态信号，有效信号为1(即某信号为1时， 则表示要对它进行编码)，输出是相应的BCD码，因此也称10线4线编码器。它和二进制编码器特点一样，任何时刻只允许输入一个有效信号。 例：实现一个十进制8421BCD编码器 （用与非门实现）

14、。第4章 组合逻辑电路 8421 BCD码编码表 第4章 组合逻辑电路 975319753176327632765476549898YYYYYYYYYYAYYYYYYYYBYYYYYYYYCYYYYD函数表达式第4章 组合逻辑电路 &111111111ABCY1Y2Y3Y4Y5Y6Y7Y8Y9&D逻辑电路图第4章 组合逻辑电路 （3）优先编码器）优先编码器优先编码器：允许同时输入两个以上的有效编码信号。优先编码器：允许同时输入两个以上的有效编码信号。当同时输入几个有效编码信号时，优先编码器能按预先当同时输入几个有效编码信号时，优先编码器能按预先设定的优先级别，只对其中优先权最高

15、的一个进行编码设定的优先级别，只对其中优先权最高的一个进行编码74LS148二进制优先编码器的逻辑符号如下图所示。功二进制优先编码器的逻辑符号如下图所示。功能表如下表所示。能表如下表所示。普通编码器特点：普通编码器特点：任何时候只允许输入一个有效编码信号，否则输出就任何时候只允许输入一个有效编码信号，否则输出就会发生混乱。会发生混乱。第4章 组合逻辑电路 图 4 12 74LS148逻辑符号74LS148E176543210CSCBAE0第4章 组合逻辑电路 输 入输 出1XXXXXXXX11111011111111111010XXXXXXX0000100XXXXXX01001100XXXXX

16、011010100XXXX0111011100XXX01111100100XX011111101100X01111111101000111111111110电路处于禁止状态电路正常工作0为有效信号，且优先级最高工作但无输入工作且有输入反码输出可编码，但无编码请求信号，输出为111E1A2 A1 A0CS EO 不工作第4章 组合逻辑电路 编码输出编码输入使能输入使能输出扩展输出第4章 组合逻辑电路 二、译码器二、译码器 译码是编码的逆过程，即将某个二进制码所代表译码是编码的逆过程，即将某个二进制码所代表的含义翻译出来的过程。的含义翻译出来的过程。 对应每一组编码，有一条译码线，当某个编码对应每

17、一组编码，有一条译码线，当某个编码出现在输入端时，相应的译码线上输出高电平（或出现在输入端时，相应的译码线上输出高电平（或低电平），其他译码线则保持低电平（或高电平）。低电平），其他译码线则保持低电平（或高电平）。第4章 组合逻辑电路 译码器分类译码器分类 二进制译码器二进制译码器二二十进制十进制(BCD)译码器译码器集成译码器集成译码器第4章 组合逻辑电路 （一）二进制译码器（一）二进制译码器二进制译码器输入输出满足：二进制译码器输入输出满足：m=2=2n n如：如：24译码器译码器 38译码器译码器 416译码器译码器 译码输入译码输入 译码输出译码输出 a1 a0 y0 y1 y2 y3

18、 0 0 0 1 1 1 0 1 1 0 1 1 1 0 1 1 0 1 1 1 1 1 1 02位二进制译码器位二进制译码器译码输入：译码输入：n n位位二进制二进制代码代码译码输出译码输出m m位：位：一位为一位为1 1，其余为，其余为0 0或一位为或一位为0 0，其余为，其余为1 1 译码输入译码输入 译码输出译码输出 a1 a0 y0 y1 y2 y3 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 1 0 1 1 0 0 0 12位二进制译码器位二进制译码器第4章 组合逻辑电路 例：设计一个三位二进制译码器。ABC 00 01 11 100101237564译码矩阵：

19、ABCN00000011010201131004101511061117译码表输出端表达式01234567A B CA BCAB CAB CA B CA BCA B CA B C第4章 组合逻辑电路 （二）十进制译码器（二）十进制译码器又称：二又称：二十进制译码器十进制译码器 或或410译码器或译码器或8421BCD码译码器码译码器逻辑电路图例：设计一个例：设计一个8421BCD码译码器。码译码器。&111CBA0第4章 组合逻辑电路 （三）集成译码器（三）集成译码器特点：特点：（1）输入端采用缓冲级，减轻信号负载）输入端采用缓冲级，减轻信号负载（2）输出端反码输出，降低功耗）输出端反

20、码输出，降低功耗（3）增加功能端，使能端）增加功能端，使能端第4章 组合逻辑电路 38译码器 E1 E2A E2BA1A2A0Y0Y7Y6Y5Y4Y3Y2Y138译码器译码器74LS138译码输入，二进制译码输入，二进制编码编码0-7依次对应依次对应8个个输出输出八个输出端，低电平有八个输出端，低电平有效。效。 译码状态下相应输译码状态下相应输出端为，禁止译码状出端为，禁止译码状态下输出均为态下输出均为使能端使能端（可进行功能展）（可进行功能展）低电平有效低电平有效第4章 组合逻辑电路 38译码器功能表 第4章 组合逻辑电路 使能端的作用：使能端的作用：逻辑功能扩展逻辑功能扩展例：用例：用38

21、译码器构成译码器构成416译码器译码器 第4章 组合逻辑电路 （）（）1E2E3E1E2E3E0A1A2A0A1A2AA B CD 使能10 78 15第4章 组合逻辑电路 （四）译码器的应用（四）译码器的应用驱动显示器件地址译码脉冲分配器计数器逻辑函数发生器第4章 组合逻辑电路 例：例：试用试用 74LS13874LS138和与非门构成一位全加器。和与非门构成一位全加器。解解: :全加器的最小项表达式应为全加器的最小项表达式应为742174217421iY Y Y YmmmmmmmmS7653765376531iY Y Y YmmmmmmmmCSi =7)4 2 (1 m 、Ci+1 = )

22、7 6 5 3( m、第4章 组合逻辑电路 742174217421iY Y Y YmmmmmmmmS7653765376531iY Y Y YmmmmmmmmC第4章 组合逻辑电路 【例 】 试用38译码器实现函数： )7 , 6 , 5 , 4 , 3 , 2 , 1 ()7 , 4 , 0(21mFmF 解 ：解 ： 因 为 当 译 码 器 的 使 能 端 有 效 时 ， 每 个 输出 ， 因此只要将函数的输入变量加至译码器的地址输入端，并在输出端辅以少量的门电路，便可以实现逻辑函数。 本题F1、F2均为三变量函数，首先令函数的输入变量ABC=A2A1A0，然后将F1、F2变换为译码器输

23、出的形式： iiiMmY第4章 组合逻辑电路 38译码器 E1 E2A E2BA1A2A0Y0Y7Y6Y5Y4Y3Y2Y11ABC&F1F2第4章 组合逻辑电路 例：用4-10译码器实现单“1”检测电路。第4章 组合逻辑电路 （五）（五） 显示译码器显示译码器 与前面的译码器不同，显示译码器是用来驱动显示器件，以显示数字或字符的MSI部件。常用的发光二极管(LED)数码管、液晶数码管、荧光数码管是由7个或8个字段构成字形的，因而与之相配的有BCD七段或BCD八段显示译码器。第4章 组合逻辑电路 发光二极管(LED)由特殊的半导体材料砷化镓、 磷砷化镓等制成。分段式显示器(LED数码管)

24、由7条线段围成 字型，每一段包含一个发光二极管。 LED数码管有共阳、共阴之分。图4 - 17(a)是共阴式LED数码管的原理图，图4-17(b)是其表示符号。使用时，公共阴极接地公共阴极接地，7个阳极ag由相应的BCD七段译码器来驱动(控制)，如图4 - 17(c)所示。 第4章 组合逻辑电路 数字显示译码器 abcdefgabcdefgagb cde f(a)(b)BCD七段译码器DCBADCBAagbcdfeUCCRL7(c)UCCGNDGND第4章 组合逻辑电路 BCD七段译码器的输入是一位BCD码(以D、C、B、A表示)，输出是数码管各段的驱动信号(以FaFg表示)，也称47译码器。

25、若用它驱动共阴LED数码管，则输出应为高有效，即输出为高(1)时，相应显示段发光。例如，当输入8421码DCBA=0100时，应显示 ， 即要求同时点亮b、c、f、g段， 熄灭a、d、e段，故译码器的输出应为FaFg=0110011，这也是一组代码，常称为段码。同理，根据组成09这10个字形的要求可以列出8421BCD七段译码器的真值表，见表4 - 12(未用码组省略)。 第4章 组合逻辑电路 BCD七段译码器真值表 第4章 组合逻辑电路 内容回顾内容回顾 编码器编码器译码器译码器显示译码器显示译码器第4章 组合逻辑电路 内容回顾内容回顾 编码器编码器编码器的设计二进制编码器十进制编码器优先编

26、码器第4章 组合逻辑电路 内容回顾内容回顾 译码器译码器译码器的设计二进制译码器十进制译码器集成译码器功能应用逻辑函数发生器第4章 组合逻辑电路 4.3.3 数据选择器数据选择器 数据选择器又称多路选择器(Multiplexer, 简称MUX)，其框图如图 (a)所示。它有n位地址输入、2n位数据输入、1位输出。每次在地址输入的控制下，从多路输入数据中选择一路输出，其功能类似于一个单刀多掷开关单刀多掷开关，见图（b）。 地址端数据端第4章 组合逻辑电路 在多个通道中选择其中的某一路，或多个信息中选择其中的某一在多个通道中选择其中的某一路，或多个信息中选择其中的某一个信息传送或加以处理。个信息传

27、送或加以处理。将传送来的或处理后的信息分配到各通道去。将传送来的或处理后的信息分配到各通道去。数据选择器数据选择器数据分配器数据分配器多输入多输入一输出一输出选择选择一输入一输入多输出多输出分配分配第4章 组合逻辑电路 发送端发送端，并，并串串接收端接收端，串，串并并第4章 组合逻辑电路 常用的数据选择器有2选1、4选1、8选1、16选1等。&1Y1111D1D2D3D0A0A1E(a) 逻辑图4选1MUX(b) 逻辑符号YA0A1D1D0D3D2E在地址输入A1、A0的控制下，从D0D3中选择一路输出，其功能表见表。第4章 组合逻辑电路 4选1 MUX功能表 EA1 A0Y00001

28、0 00 11 01 1 D0D1D2D30第4章 组合逻辑电路 当E=0时，4选1 MUX的逻辑功能可以用以下表达式表示： iiiDmDAADAADAADAAY30301201101001 式中，mi是地址变量A1、A0所对应的最小项，称地址最小项。 还可以用矩阵形式表示为 TmDDDDAADDDDAAAAAAAAY)()()(321001321001010101第4章 组合逻辑电路 下图为8选1 MUX的逻辑符号：TmiiiDDDDDDDDAAADmY)()(76543210012708选1MUXYA0A2D1D0D3D2D5D4D7D6EA1输出表达式为： 第4章 组合逻辑电路 8选1

29、MUX功能表 EA2 A1 A0Y100000000 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10D0D1D2D3D4D5D6D7第4章 组合逻辑电路 数据选择器的应用数据选择器的应用数据选择器的应用很广，典型应用有以下几个方面： 作数据选择，以实现多路信号分时传送。 实现组合逻辑函数。 在数据传输时实现并串转换。 产生序列信号。 第4章 组合逻辑电路 iiiDmDAADAADAADAAY30301201101001实现组合电路的原理：把A1，A0看作输入变量，那么只需要确定Di的取值，即可实现逻辑函数Y。代数法卡诺图法第4章 组合逻辑电路 例：用数据选择

30、器实现三变量多数表决器。例：用数据选择器实现三变量多数表决器。（1）代数法）代数法ABCF00000010010001111000101111011111D0D1D2D3D4D5D6D7选用8选一数据数选择器：接在A2A1A0端第4章 组合逻辑电路 01电路图为：第4章 组合逻辑电路 选用四选一MUX实现：地址端不够用，故另一个变量(C)要从Di里获取。当AB=00，选中D0 ，此时F=0 ，故D0=F=0；当AB=01，选中D1，此时F取决与第三个输入变量C的取值C=1 F=1C=0 F=0D1=C当A2A1=11，选中D3 ，此时F=1 ，故D3=1。当AB=10，选中D2，此时F取决与第

31、三个输入变量C的取值,和01组合的结果一致。D2=C第4章 组合逻辑电路 电路图如下：ABC01第4章 组合逻辑电路 101000112103()10YA A DA A DA A DA A DFABCABCABCABCAB CCABCABCABAB CAB CAB 【例】 试用4选1MUX实现三变量函数： CBABCACBACBAF 解：解： 首先选择地址输入，令A1A0=AB，则多余输入变量为C，余函数Di=f(c)。 0, 13210DCDCDD将F与Y对照可得 确定Di。 第4章 组合逻辑电路 电路图如下：4选1MUXYA0A1D1D0D3D2EFABC11第4章 组合逻辑电路 【例 】

32、 试用8选1MUX实现逻辑函数： CBABAF 解：解：首先求出F的最小项表达式。 )7 , 5 , 4 , 3 , 2 , 1 (),(mCBAF当采用8选1 MUX时，有 7076543210012)()(iTmiiDDDDDDDDAAADmY令A2=A, A1=B，A0=C，且令D1=D2=D3=D4=D5=D7=1，D0=D6=0则有Y=(ABC)m(01111101)= m(1, 2, 3, 4, 5, 7)，故F=Y。用8选1MUX实现函数F的逻辑图如图所示。 第4章 组合逻辑电路 图 4-22 例4 - 6之逻辑图 需要注意的是，因为函数F中各最小项的标号是按A、B、C的权为4、

33、2、1写出的，因此A、B、C必须依次加到A2、A1、 A0端。 8选1MUXYA0A2D1D0D3D2D5D4D7D6A1FABC1高低位第4章 组合逻辑电路 (2)卡诺图法卡诺图法画卡诺图画卡诺图确定地址变量确定地址变量确定数据输入确定数据输入端的连接，画端的连接，画出电路图出电路图确定数据变量确定数据变量Di的范围的范围即用除去地址变量的卡诺图（降维卡诺图）确定余函数余函数Di第4章 组合逻辑电路 相当于除去了地址变量的一变量卡诺图ABC 00 01 11 100100011110(1)画出卡诺图确定地址变量A,B A1,A0例：用例：用4选一数据选择器实现三变量多数表决器。选一数据选择器

34、实现三变量多数表决器。D0D1D3D2第4章 组合逻辑电路 (2)由卡诺图得出(3)画出电路图D0=0；D1=C；D2=C；D3=1ABC01第4章 组合逻辑电路 例：用四选一数据选择器实现如下逻辑函数：(0,1,5,6,7,9,10,14,15)F 0001111000011110CDAB111111111D0D1D2D3相当于二变量卡诺图（1）画出卡诺图，选地址变量A1A0分别为AB,那么CD反映在数据 输 入 端 。D0=CD1=C+DD2=C DD3=C第4章 组合逻辑电路 D0=CD1=C+DD2=C DD3=C11=1C D第4章 组合逻辑电路 【例】试用8选1MUX实现逻辑函数：

35、 )14,13,12, 7 , 5 , 4 , 0(),(mDCBAF 画出F的四变量K图。 选择地址变量，确定余函数Di。 若选择A2A1A0=ABC，则引入变量为D。010101第4章 组合逻辑电路 在K图上，确定8选1MUX数据输入Di的范围，如虚线所示。化简各子K图求得余函数为：D0=D, D1=0, D2=1,D3=D, D4=D, D5=0, D6=1, D7=D其逻辑图:第4章 组合逻辑电路 若选择A2A1A0=ACD，则引入变量为B。第4章 组合逻辑电路 8选1MUXYA0A2D1D0D3D2D5D4D7D6A1FABCED118选1MUXYA0A2D1D0D3D2D5D4D7

36、D6A1FACDEB1(a)(b)第4章 组合逻辑电路 比较两图可看出，显然选择A、C、D为地址变量时电路简单，其数据输入可以不附加任何门。因此，为了在产生余函数时不附加门电路或尽量少附加门电路，通常要将各种地址选择方案进行比较，这样做是比较麻烦的。比较简单的方法是观察F的K图或将F化简，从从F的输入变量中的输入变量中选择出现比较多的输入变量加到地址输入端选择出现比较多的输入变量加到地址输入端，这样就能简化电路。 原则上，地址变量的选择是任意的，但选择合适了才能使电路简化。 第4章 组合逻辑电路 例：运用数据选择器产生例：运用数据选择器产生01101001序列。序列。选择八选一数据选择器，只需

37、要D0=D3=D5=D6=0，D1=D2=D4=D7=1即可。需要注意的是，地址的变化顺序必须从小到大。第4章 组合逻辑电路 内容回顾内容回顾 数据选择器数据选择器四选一四选一八选一八选一第4章 组合逻辑电路 内容回顾内容回顾 输出端表达式输出端表达式应用应用数据选择器数据选择器逻辑函数发生器逻辑函数发生器序列信号发生器序列信号发生器第4章 组合逻辑电路 内容回顾内容回顾 代数法代数法卡诺图法卡诺图法逻辑函数发生器逻辑函数发生器地址端够用地址端够用地址端不够用地址端不够用第4章 组合逻辑电路 2. 数据选择器的扩展数据选择器的扩展 利用使能端进行扩展。例：将4选1MUX扩展为8选1 MUX。其

38、中A2是8选1MUX地址端的最高位，A0是最低位。双4选1MUXY1A0A1A1E1D0A01D31D21D1D0D1D2D3A22D02D32D22D1D4D5D6D71图 4-27E1E2Y21Y000011100111用或门二选其一第4章 组合逻辑电路 树状扩展。通过MUX的级联用2n+1个2n选1的MUX可以扩展为(2n)2选1的MUX。例如，n=2，即可用5个4选1MUX实现16选1MUX。如图所示。 第4章 组合逻辑电路 5个4选1MUX实现16选1MUX 双4选1MUXYA0A1A1D0A0D3D2D1D0D3D0D3D2D1D4D7双4选1MUXYA0A1ED0D3D2D1D8

39、D11D0D3D2D1D12D15EE4选1MUXA3A2A1A0YYYED0D1D2D3EEY第4章 组合逻辑电路 4.3.4 数据分配器数据分配器将传送来的或处理后的信息分配到各通道去。将传送来的或处理后的信息分配到各通道去。数据分配器数据分配器一输入一输入多输出多输出分配分配第4章 组合逻辑电路 E A1 A0Y0 Y1 Y2 Y31 0 0 00 0 10 1 00 1 11 1 1 1D 1 1 11 D 1 11 1 D 11 1 1 D 数据分配器又称多路分配器(DEMUX)，其功能与数据选择器相反，它可以将一路输入数据按n位地址分送到2n个数据输出端上。功能表如下表所示。其中D

40、为数据输入，A1、A0为地址输入，Y0Y3为数据输出，E为使能端。 第4章 组合逻辑电路 24译码器A0A1Y0Y3Y2Y1EABD38译码器A1A2A0E2BE2AE1CBA(a)(b)Y0Y7Y6Y5Y4Y3Y2Y1D一般用一般用译码器译码器来实现多路分配器来实现多路分配器，如下图：数据放在使能端Yi=D（b）输出函数：第4章 组合逻辑电路 多通道数据分时传送8 1MUXA1A2A0CBAD0D1D2D3D4D5D6D71 8DEMUXA1A0A2F0F1F2F3F4F5F6F7YD第4章 组合逻辑电路 4.3.5 数字比较器数字比较器 1.一位比较器一位比较器 对两个位数相同的二进制数进

41、行比较的逻辑电路。（1）真值表A BFABFAB=ABFA1BAFABFA=BFAB第4章 组合逻辑电路 4位比较器：位比较器： 四位并行数码比较器逻辑符号 A3B2A2B1A1B0A0CABCABCABPABPABPABB3COMP2.多位比较器（集成数字比较器）多位比较器（集成数字比较器） 第4章 组合逻辑电路 由图4 - 32可见，该比较器有 11 个输入端，三个输出端，其中输入端A3A0、B3B0接两个待比较的四位二进制数；输出端PAB、PA=B、PAB是三个比较结果；CAB、CA=B、 CAB是三个级联输入端，当扩大待比较的二进制数的位数时，可将低位比较器的输出端PAB、PA=B、P

42、AB分别接到高位比较器的CAB、CA=B、CAB三个输入端。 第4章 组合逻辑电路 四位比较器功能表 第4章 组合逻辑电路 3.比较器的应用比较器的应用例例1：用：用4位比较器实现位比较器实现 八位二进制数比较八位二进制数比较 解解: A3A0：8421BCD码码解：解：位扩展位扩展，用两片，用两片4位比较器位比较器低位的输出与高位的控制输入连接低位的输出与高位的控制输入连接B3B B0 0：0 0100（十进制数（十进制数4）A A B B输出端用于判别输出端用于判别例例2：用比较器构成用：用比较器构成用8421BCD码表示的一位十进制码表示的一位十进制数四舍五入电路。数四舍五入电路。第4章

43、 组合逻辑电路 【例】试比较两个七位二进制整数的大小。 解：解： 采用两块四位比较器组件，用分段比较的方法，可以实现对七位二进制的比较。1A0B0A1B1A2B2A3B3A0B0A1B1A2B2A3B3A4B4A5B5A6B6A0B0A1B1A2B2A3B3PABPABPABPABPABPABABABABCABCABCOMPCOMP第4章 组合逻辑电路 4.3.64.3.6奇偶检验电路奇偶检验电路（2）奇偶检验）奇偶检验（1）奇偶检验码）奇偶检验码一、一、奇偶检验奇偶检验信息位信息位 ：由若干位二进制代码构成：由若干位二进制代码构成奇偶检验位奇偶检验位 ：一位代码构成一位代码构成奇检验奇检验

44、：整个码组中的个数为奇数：整个码组中的个数为奇数偶检验偶检验 ：整个码组中的个数为偶数整个码组中的个数为偶数F FE E偶检验位偶检验位F FODOD奇检验位奇检验位第4章 组合逻辑电路 发送信息码(N位)接收信息码(N位)+检验位(1位)检验位(1位)检验结果第4章 组合逻辑电路 二、奇偶位产生和检验电路二、奇偶位产生和检验电路异或门的功能：奇数个异或门的功能：奇数个1的连续异或运算其结果为的连续异或运算其结果为1； 偶数个偶数个1的连续异或运算其结果为的连续异或运算其结果为0。S = 0，传输无误；，传输无误；S = 1传输有误传输有误F FE E=B=B3 3B B2 2B B1 1B

45、B0 0发送端发送端偶检验偶检验位表达式：位表达式：接收端接收端偶检验偶检验位表达式：位表达式：S=BS=B3 3B B2 2B B1 1B B0 0F FE E第4章 组合逻辑电路 4.3.74.3.7模块化设计概述模块化设计概述 选择合适的集成电路选择合适的集成电路 减少电路所需的模块总数减少电路所需的模块总数 降低成本降低成本 提高电路可靠性。提高电路可靠性。（1 1）根据系统的逻辑功能要求）根据系统的逻辑功能要求画出系统结构框图画出系统结构框图，且按，且按 功能将其划分成若干个子方框功能将其划分成若干个子方框（2 2）根据各子功能框的要求，）根据各子功能框的要求，选用合适的选用合适的M

46、SIMSI或或LSILSI（3 3）根据实际情况，有时需按传统设计方法）根据实际情况，有时需按传统设计方法设计出相关设计出相关的接口电路和外围辅助电路的接口电路和外围辅助电路设计步骤：设计步骤：设计原则：设计原则：第4章 组合逻辑电路 例：设计一个将例：设计一个将8421BCD码转换成余码转换成余3BCD码的码组转换器。码的码组转换器。（2）采用与逻辑电路输出端等同数量的数据选择器采用与逻辑电路输出端等同数量的数据选择器 且附加门且附加门（本题需用四个选择器）（本题需用四个选择器）（3）采用采用译码器译码器附加相应数量门附加相应数量门（本题需一块（本题需一块4 4线线-16-16线译线译 码器

47、和四个门）码器和四个门）经比较，采用第种方法最经济合理经比较，采用第种方法最经济合理（1 1）利用经典的传统设计法，用）利用经典的传统设计法，用SSISSI实现。实现。（4）采用一块四位二进制加法器。采用一块四位二进制加法器。第4章 组合逻辑电路 例：试用四位加法器实现例：试用四位加法器实现8421BCD码至余码至余3BCD码的转换。码的转换。解：余解：余3 3码比码比84218421码多码多3 3，因此：，因此：A A3 3-A-A0 0：84218421码码B B3 3-B-B0 0：00110011（3 3）CICI0 0：0 0第4章 组合逻辑电路 电路图电路图8 8421BCD码余3码第4章 组合逻辑电路 一、竞争与冒险一、