三人抢答器设计资料文档

1、安徽工程大学机电学院课程设计说明书课程设计名称：电子课程设计课程设计题目：三人抢答器指导教师：郭慧专业班级：电气2124班学生姓名：武云学号：312107040432起止日 期：2014/6/23 7/2课程设计任务书设计题目：三人抢答器功能描述：设计一个三人抢答器电路，分为抢答成功和失败的情况；课程设计要求：1 .抢答成功：在主持人宣布开始抢答的前提下，当有一个人在规定的时间内 比其他两个人先按下抢答的按钮后，显示器上显示出抢答者的号码，倒计时停止2 .抢答失败：在超过规定的时间内，若有人按了抢答的按钮，会发出警鸣声。 若规定时间内无人抢答，倒计时结束后蜂鸣器发出警鸣声。3 .一次抢答完成后

2、，主持人按下复位键（即清零键）之后，才可以开始第二 次抢答。指导教师（签名）：年 月 日刖百抢答器是一种应用非常广泛的设备，在竞争日益激烈的当今社会评选优胜知 识竞赛类的活动越来越多，针对主持人的各种提问，如果只是让抢答者用举手等 原始的方法，在某种程度上难免会造成比赛的不公平性。 为了在比赛中更加准确 公平的判断出第一抢答者，抢答器就充当了抢答比赛中必备的工具。在各种竞赛抢答场合中，抢答器可以迅速、充分客观地分辨出最先获得发言 权的选手。早期的抢答器只由几个三极管、 可控硅发光管组成，现在大多抢答器 使用单片机或集成电路，并且增加了许多功能，可以显示选手号码、倒计时、报 警等功能。随着科技的

3、发展，抢答器正向着数字化、智能化的方向发展，可是更加复杂 化的设计大大提高了生产成本。市面上的抢答器有的电路复杂不便于制作， 可靠 性不高，不易实现。有的使用专用集成块制作，制作成本高昂。而数字逻辑电路 则很好地解决了这些问题。目录第一章概述51.1 设计题目51.2 设计任务与要求5第二章系统总体方案及硬件设计 52.1 系统设计总体方案52.2 硬件设计62.2.1 7 段显示译码器 74LS48 62.2.2 优先编码器 74LS148 72.2.3 锁存器 74LS279 92.2.4 计数器 74LS192 92.2.5 NE555 10第三章模块电路原理设计113.1 抢答电路11

4、3.2 定时、报警电路133.3 时序控制电路13设计总结15参考文献16附录一元件清单列表17附录二电路设计总图18附录三仿真电路图19第一章概述1.1 设计题目三人抢答器1.2 设计任务与要求(1)三个人参赛，编号分别为1,2,3 ,各控制一个抢答按钮，按钮的编号 与选手的编号一致。给主持人设置一个控制开关，用来控制系统的清零和抢答的 开始。(2)抢答器具有数字锁存及显示的功能。抢答开始后，若有选手按动抢答 按钮，编号立即锁定，在数码管上显示选手的编号，同时封锁输入电路，禁止其 他选手抢答。最先抢答的选手的编号一直保存到主持人将系统清零为止。(3)抢答器具有定时抢答的功能，且一次抢答的时间

5、为9秒，当主持人启 动开始键后，计时器开始倒计时，并用显示器显示。(4)参赛选手在规定的时间内抢答有效，其余均视为无效。(5)确定设计方案，按功能模块的划分选择元器件和中小规模集成电路， 设计分电路，画出总体电路原理图，阐述基本原理。系统总体方案及硬件设计2.1系统设计总体方2裳9 *jr13H*/图(1)系统总体方案工作原理：接通电源后，主持人将开关拨到“清零”状态，抢答器处于禁止状态，编号显示器灯灭，定时显示器显示设定时间；主持人将开关设置“开始” 状态，宣布“开始”抢答器处于工作状态，定时器倒计时，扬声器给出声响提示。 当定时时间到，却没有选手抢答时，系统报警，禁止选手超时后抢答。当选手

6、在 设定的时间内抢答时，抢答器完成以下四项工作：(1)优先编码电路立即分辨出抢答者的编号，并由锁存器进行锁存，然后 由译码器显示编号(2)扬声器暂停声响，提醒主持人注意(3)控制电路要对输入编码电路进行封锁，避免其他选手进行抢答(4)控制电路要使定时器停止工作，当选手将问题回答完毕时，主持人操 控开关，使系统清除禁止工作状态，以便进行下一轮抢答。2.2硬件设计本课程设计，采用集成电路 74LS14& 74LS279, 74LS48, 74LS192, NE555 定时器和其他器件，实现定时抢答功能。2.2.1 7 段显示译码器74LS48命, 工作电压 :5V图(2) 74LS48/S

7、N74LS48 弓 I脚功能图74LS48除了有实现7段显示译码器基本功能的输入(DCBA和输出(Ya Yg)端外，7448还引入了灯测试输入端(LT)和动态灭零输入端(RBI),以及 既有输入功能又有输出功能的消隐输入/动态灭零输出(BI/RBO)端。由7448真值表可获知7448所具有的逻辑功能：(1) 7 段译码功能(LT=1, RBI=1)在灯测试输入端（LT）和动态灭零输入端（RBI）都接无效电平时，输入DCBA 经7448译码，输出高电平有效的7段字符显示器的驱动信号，显示相应字符。除DCBA = 0000外，RBI也可以接低电平，见表 1中116行。（2）消隐功能（BI=0）此时

8、BI/RBO端作为输入端，该端输入低电平信号时，表 1倒数第3行，无 论LT和RBI输入什么电平信号，不管输入DCB朋什么状态，输出全为“0” , 7段显示器熄灭。该功能主要用于多显示器的动态显示。表1: 74LS48真值表输A输出曰-* 山小DCBA反B字符i1000011J11110cL ioo al-io,T"oT1iX00 10I1101101ei¥00 11111110013iX0 J.a01011001tsiX0 101d1c11c1iiX0 1. 1 01cc1i11ibiX0 11111110000!|iX1G001111111I8iX10011111001

9、1qiX10 1010001101ciX10111uQ11001niy11001口11D011ui年110 111001011ci%111010001111ti1111101100c0X¥xxxx00000000i0cooo000000QuMl0X11111111白 I:2.2.2 优先编码器74LS14874LS148为8线3线优先编码器。它允许多个输入信号同时有效，但只对 一个优先级最高的输入信号进行编码。K- 国后13 人 同小 阿小 n"l /v叵几11 .，MIj ,/稻叵 74 LSMHt ； M) K图(3) 74LS148管脚图表2: 74LS148 8线一

10、3线二进制编码器真值表输A输出行瓯w丽A国师至叫耳月兄1惠X寓KXX111110111L1111111C_0_«XKXKX000C010XKXKX01Q01口10XXXK011口1C口10工XX0111口11010KK0111110001D氏K0111111010100111111110010011111111110174LS148工作原理如下：该编码器有8个信号输入端，3个二进制码输出端。止匕外，电路还设置了输 入使能端ST非，输出使能端YS和优先编码工作状态标志YEX非。当ST非=0时，编码器工作；而当ST非=1时，则不论8个输入端为何种状 态，3个输出端均为高电平，且优先标志端

11、和输出使能端均为高电平，编码器处 于非工作状态。这种情况被称为输入低电平有效，输出也为低电来有效的情况。当ST非为0,且至少有一个输入端有编码请求信号（逻辑 0）时，优先编码工作状态标志YEX非为00表明编码器处于工作状态，否则为 1。从功能表不难看出，输入优先级别的次序为7, 6,，0o输入有效信号为低电平，当某一输入端有低电平输入，且比它优先级别高的输入端无低电平输 入时，输出端才输出相对应的输入端的代码。例如 5为0。且优先级别比它高的 输入6和输入7均为1时，输出代码为010,这就是优先编码器的工作原理。2.2.3 锁存器 74LS279每片74LS279中包含四个独立的用与非门组成的

12、基本 RS触发器。其中第一个和第三个触发器各有两个 Rd输入端（S1和S3）,在任一输入端上加入低电平均能将触发器置1;每个触发器只有一个Rd输入端（R）IRC isl匚 1S2CIQ匚 水匚 2SC 2QE GNDC VCC 4S3 4R 4Q 3S2 3SJ 3R 3Q图（4） 74LS279弓I脚图2.2.4 计数器 74LS19274LS192具有下述功能：异步清零：CR=1 Q3Q2Q1Q0=0000异步置数：CR=0 LD=Q Q3Q2Q1Q0=D3D2D1D0保持：CR=0, LD=1, CPU=CPD=1,Q3Q2Q1®0原态加计数：CR=0, LD=1, CPU=C

13、PCPD=1 Q3Q2Q1Q0加法规律计数减计数：CR=0, LD=1, CPU=1 CPD= CP Q3Q2Q1Q0减法规律计数74LS192是双时钟方式的十进制可逆计数器。CPlfe加计数时钟输入端，CPM减计数时钟输入端。LD为预置输入控制端，异步预置。CR为复位输入端，高电平有效，异步消除。CO为进位卒&出：1001状态后负脉冲输出BO为借位/&出：0000状态后负脉冲输出Vqc Pq MR TCo TCy PL P2 P3 词同网同向nn同7Pl Qi Qq CPq CP(j Q2 Q3 GND图（5） 74LS192管脚图2.2.5 NE555"I匚二匚图

14、（6） 555定时器外引脚图555定时器的功能主要由两个比较器决定。两个比较器的输出电压控制RS触发器和放电管的状态。在电源与地之间加上电压，当5脚悬空时则电压比较器 C1的反向输入端电压为2VCC/3 C2的同相输入端电压为VCC/3若触发输入端 TR的电压小于VCC/3则比较器C2的输出为1,可使RS触发器置1,使输出端 OUT=0如果阈值输入端TH的电压大于2VCC/3同时TR端的电压大于VCC/3则 C1的输出为1, C2的输出为0,可将RS触发器置0,使输出为低电平。综上所述可知，555定时器不仅提供了一个复位电平为 2VCC/3置位电平为 VCC/3,且可通过下端直接从外部进行置0

15、的基本RS触发器，而且还给出了一个 状态受该触发器Q端控制的晶体管开关，因此使用起来极为灵活。第三章模块电路原理设计3.1 抢答电路图（7）抢答电路图如图（7）,这个电路的工作原理过程：当主持人控制开关S置于“清零”端时， RS触发器的R非端均为0, 4个触发器输出（Q4-Q1）全部置0,使74LS48的 BI的非=0,显示器灯灭；74LS148的选通输入端ST的非=0,使之处于工作状 态，此时锁存电路不工作。当主持人把开关S置于“开始"时，优先编码器和锁存 电路同时处于工作状态，即抢答器处于等待工作状态，等待输入端的信号输入， 当有选手将键按下时（如按下 S2）, 74LS148的

16、输出Y2Y1Y0I勺非=110, YEX勺非 =0,经 RS锁存后，CTR=1 BI 的非=1,74LS279处于工作状态，Q4Q3Q=010,74LS48 处于工作状态，经74LS48译码后，显示器显示为"2"。止匕外，CTR=1使74LS148 的ST的非为高电平，74LS148处于禁止工作状态，封锁其他按键的输入。当按 键松开即按下时，74LS148的YEX勺非为高电平，但由于CTR隹持高电平不变， 所以74LS148仍处于禁止状态，确保不会出现二次按键时输入信号， 保证了抢答 者的优先性以及抢答电路的准确性。如有再次抢答需由主持人将S开关重新复位3.2 定时、报警电

17、路减法计数电路、74LS48译码电路和1个7段数码管及相关电路组成。具体电路 如图所示。一块74LS192实现减法计数，通过译码电路74LS48显示到数码管上， 其时钟信号由时钟产生电路提供。 主持人打开控制开关，倒计时8秒开始，当有 人抢答时，停止计数并显示此时的倒计时时间； 如果没有人抢答，且倒计时时间 到时，输出低电平到时序控制电路，控制 74LS48显示0并保持，蜂鸣器报警， 同时此后选手抢答视为无效。3.3 时序控制电路时序控制电路是抢答器设计的关键，因为它要完成以下三项功能：(1)主持人将控制开关拨到“开始”位置时，扬声器发声，抢答电路和定时 电路进人正常抢答工作状态。(2)当参赛

18、选手按动抢答键时，扬声器停止发声，抢答电路和定时电路停 止工作。(3)当设定的抢答时间到，无人抢答时，扬声器发声，同时抢答电路和定 时电路停止工作。图(9)时序控制电路设计总结随着我国抢答器市场的迅猛发展，与之相关的核心生产技术应用与研发必将 成为业内企业关注的焦点，作为一种广泛应用于各知识竞赛场合的实用性电子产 品，更低成本的设计与生产对业内企业的发展具有十分重要的意义。在本次设计中，如何让抢答器在接受一位选手的抢答后不再响应其他选手的 操作是抢答器功能的关键所在，设计时锁存与译码电路的组合保证了抢答功能的 可靠性。相较于传统亮灯指示抢答选手的设计， 本次设计中采用了数码管显示抢 答选手号码

19、的方式，显示结果更加直观。抢答电路中还加入了计时模块与报警模 块，在主持人宣布抢答开始打开抢答计时开关的同时， 计时数码管显示剩余抢答 时间并伴有蜂鸣器提示音，若倒计时结束仍无人抢答，报警器响起提示主持人时 问到本题作废。这些设计都提高了抢答效率，方便了主持人的操作。当然，在设计中由于存在缺乏经验和有限的知识面等问题， 本次设计还存在 一些问题。如电路布局不够合理连线较乱的问题， 由于仿真软件的数据记忆等限 制，一次抢答结束必须重启抢答系统否则无法再次正常抢答的问题 （真实电路设 计时可以通过芯片电源开关的控制解决）。对于本次抢答器的设计，我认为还可以加入计分、答题计时等设计来丰富其 功能。但由于目前知识技能的匮乏，现阶段的知识储备还无法完成更多功能的设 计