时序电路Verilog设计学习教案

1、时序电路时序电路Verilog设计设计(shj)第一页，共42页。基本基本D触发器单元触发器单元(dnyun)及其及其Verilog表述表述 第1页/共42页第二页，共42页。用用UDP表述表述(bio sh)D触发器触发器 第2页/共42页第三页，共42页。含异步复位含异步复位(f wi)和时钟使能的和时钟使能的D触发器及其触发器及其Verilog表述表述 第3页/共42页第四页，共42页。含同步复位含同步复位(f wi)控制逻辑的控制逻辑的D触发器及其触发器及其Verilog表述表述 第4页/共42页第五页，共42页。含同步复位含同步复位(f wi)控制逻辑的控制逻辑的D触发器及其触发器及

2、其Verilog表述表述 第5页/共42页第六页，共42页。基本基本(jbn)锁存器及其锁存器及其Verilog表述表述 第6页/共42页第七页，共42页。含清含清0控制控制(kngzh)的锁存器及其的锁存器及其Verilog表述表述 第7页/共42页第八页，共42页。含清含清0控制控制(kngzh)的锁存器及其的锁存器及其Verilog表述表述 第8页/共42页第九页，共42页。异步时序电路的异步时序电路的Verilog表述表述(bio sh)特点特点 第9页/共42页第十页，共42页。时钟过程时钟过程(guchng)表述的特点和规律表述的特点和规律 第10页/共42页第十一页，共42页。时

3、钟过程时钟过程(guchng)表述的特点和规律表述的特点和规律 第11页/共42页第十二页，共42页。简单简单(jindn)加法计数器及其加法计数器及其Verilog表述表述 第12页/共42页第十三页，共42页。简单简单(jindn)加法计数器及其加法计数器及其Verilog表述表述 第13页/共42页第十四页，共42页。实用实用(shyng)加法计数器设计加法计数器设计 第14页/共42页第十五页，共42页。实用加法实用加法(jif)计数器设计计数器设计 第15页/共42页第十六页，共42页。实用实用(shyng)加法计数器设计加法计数器设计 第16页/共42页第十七页，共42页。含同步含

4、同步(tngb)预置功能的移位寄存器设计预置功能的移位寄存器设计 第17页/共42页第十八页，共42页。模式可控的移位模式可控的移位(y wi)寄存器设计寄存器设计 第18页/共42页第十九页，共42页。模式可控的移位模式可控的移位(y wi)寄存器设计寄存器设计 第19页/共42页第二十页，共42页。使用移位使用移位(y wi)操作符设计移位操作符设计移位(y wi)寄存器寄存器 第20页/共42页第二十一页，共42页。第21页/共42页第二十二页，共42页。第22页/共42页第二十三页，共42页。第23页/共42页第二十四页，共42页。第24页/共42页第二十五页，共42页。第25页/共4

5、2页第二十六页，共42页。第26页/共42页第二十七页，共42页。第27页/共42页第二十八页，共42页。第28页/共42页第二十九页，共42页。4-1 数字计数器设计数字计数器设计(shj)实验实验 第29页/共42页第三十页，共42页。4-2 十六进制十六进制7段数码段数码(shm)显示译码器设计显示译码器设计 第30页/共42页第三十一页，共42页。4-3 数码数码(shm)扫描显示电路设计扫描显示电路设计 第31页/共42页第三十二页，共42页。4-4 模可控计数器设计模可控计数器设计(shj) 4-5 移位移位(y wi)寄存器设计寄存器设计 第32页/共42页第三十三页，共42页。

6、4-6 串行静态显示串行静态显示(xinsh)控制电路设计控制电路设计 第33页/共42页第三十四页，共42页。4-7 应用应用(yngyng)宏模块设计频率计宏模块设计频率计 第34页/共42页第三十五页，共42页。4-7 应用宏模块应用宏模块(m kui)设计频率计设计频率计 第35页/共42页第三十六页，共42页。4-7 应用宏模块应用宏模块(m kui)设计频率计设计频率计 第36页/共42页第三十七页，共42页。4-7 应用应用(yngyng)宏模块设计频率计宏模块设计频率计 第37页/共42页第三十八页，共42页。4-7 应用宏模块应用宏模块(m kui)设计频率计设计频率计 第38页/共42页第三十九页，共42页。4-7 应用应用(yngyng)宏模块设计频率计宏模块设计频率计 第39页/共42页第四十页，共42页。4-7 应用宏