数字系统设计期末试卷试题参考答案(08级)

1、08级“数字系统设计”期末考试参考答案一、 填空（每空1分，共15分）1. 52. 互补(mi=Mi¢)3. RS触发器、RS=04. 输入、电路的原状态5. 实体说明、结构体6. 低电平7. 168. 09. 时钟10. A1、A2 An中有奇数个111. 同步、异步二、 单项选择题（每小题1分，共10分）1. （C）2. （C）3. （D）4. （A）5. （B）6. （C）7. （C）8. （B）9. （D）10. （A）三、 判断改错题（判断下列命题是否正确，若错误，请改正过来，每小题2分，共20分）1. 错，可以定义其类型为STD_LOGIC，但是不能是BIT，因为BIT类

2、型不能表示高阻态。2. 对。3. 错， OC门能完成“线与”逻辑功能，而TTL与非门不允许线与。4. 对。5. 错，多余的输入端可以接地，或与有用输入端并接。（）6. 对。7. 对。8. 对。9. 错，两个状态等价的条件是，所有输入情况下它们对应的输出以及次态都是相同的。10. 错，奇偶校验可以检测出奇数个码元发生错误的情况四、 逻辑函数化简，写出步骤（4+610分）1.方法一：F(A,B,C,D)=(ABCD)¢+( ABC)¢D+(AB)¢CD+(AB)¢CD¢+A¢BCD¢+ABC¢D+ABCD¢+

3、A(BCD)¢+AB¢CD¢=A¢+B¢+C¢+D¢+(A¢+B¢+C¢)D+( A¢+B¢)CD+( A¢+B¢)CD¢+A¢BCD¢+ABC¢D+ABCD¢+A(B¢+C¢+D¢)+ AB¢CD¢= A¢+B¢+C¢+D¢方法二：由函数式可画出卡诺图如下：CDAB00011110001111011111111101

4、101111由卡诺图化简得：F= A¢+B¢+C¢+D¢2. 输入ABCD为8421BCD码，故取值为00001001，当取值为0000、0011、0110、1001时，F=1，取其他的8421BCD码时，输出为0；10101111为无关项，由此可画出卡诺图如下：CDAB0001111000101001000111XXXX1001XX由卡诺图可得F的最简与或式为：F=A¢B¢C¢D¢+AD+B¢CD+BCD¢五、 按要求完成下列各题，并写出分析步骤（5+6+617分）1. （5分）分析下面的电路

5、是否存在竞争-冒险现象？由逻辑电路图可写出函数表达式：F=AC+A¢C¢+A¢B，当B=C=1时，F=A+A¢，故该电路存在竞争-冒险现象2. （6分）方法一：74283的输出S= A4A3A2A1+ B4B3B2B1+C0= ABCD+A¢A¢0A¢输入ABCD是余3码，即取值范围为：00111100当ABCD=00110111时，A=0，74283的输出S=ABCD+1101=00000100当ABCD=10001100时，A=1，74283的输出S=ABCD+0000=ABCD即：对于十进制数04的余3码，该电路输出0

6、0000100；对于十进制59的余3码，该电路输出为100011005421码输出故该电路的功能是将余3码转换成5421码输出方法二：74283的输出S= A4A3A2A1+ B4B3B2B1+C0= ABCD+A¢A¢0A¢输入ABCD是余3码，即取值范围为：00111100，列出真值表如下：对应的十进制数A B C D(余3码)S4 S3 S2 S100 0 1 10 0 0 010 1 0 00 0 0 120 1 0 10 0 1 030 1 1 00 0 1 140 1 1 10 1 0 051 0 0 01 0 0 061 0 0 11 0 0 171

7、 0 1 01 0 1 081 0 1 11 0 1 191 1 0 01 1 0 0由真值表可知，该电路的功能是将余3码转换成5421码。3. （6分）由逻辑电路可知，74HC161的预置数反馈逻辑为：4. CP的上升沿触发，Q1*=D1=Q2；Q2*=D2=Q1¢，波形图：六、 设计题：根据要求设计电路，写出设计步骤（8+10+1028分）1. （8分）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY coder4_2 ISPORT (a: IN STD_LOGIC_VECTOR(3 DOWNTO 0);eo: OUT STD_LOG

8、IC;y: OUT STD_LOGIC_VECTOR(1 DOWNTO 0);END coder4_2;ARCHITECTURE arch OF coder4_2 ISBEGINPROCESS (a)BEGINIF (a(3)=1) THENy<=”11”; eo<=1;ELSIF (a(2)=1) THENy<=”10”; eo<=1;ELSIF (a(1)=1) THENy<=”01”; eo<=1;ELSIF (a(0)=1) THENy<=”00”; eo<=1;ELSEy<=”00”; eo<=0;END IF;END PR

9、OCESS;END arch;2. （10分）74HC163是4位二进制计数器，若要实现32进制计数器的功能，需要用两片，一片用作高位计数，一片用作低位计数。方法一：两片74HC163之间采用十进制的进位关系，74HC163(1)用作个位计数，74HC163(2)用作十位计数；设个位计数器进行十进制计数的有效状态为09，每当个位计数值为9时，令个位的LD¢有效，即LD¢=(Q3Q0)¢，预置数据设为0，并令十位的P=T=1，下一个时钟脉冲到达时，个位置零的同时，十位计数器加1；当整个计数器的计数值达到31时，将两个计数器全部清零，即两个计数器的CR¢=(

10、Q5Q4Q0)¢Q5、Q4、Q0分别是74HC163(2)的Q1、Q0、74HC163(1)的Q0。即：反馈逻辑为：74HC163(1)的LD¢=(Q3Q0)¢；74HC163(1)和74HC163(2)的CR¢=(Q5Q4Q0)¢，由此可画出逻辑电路图如下：两片74HC163构成的计数器的有效状态为0031，两计数器之间采用十进制的进位关系，故共32个有效状态实现的功能是32进制计数器。方法二：两片74HC163之间采用十进制的进位关系，74HC163(1)用作个位计数，74HC163(2)用作十位计数；设个位计数器进行十进制计数的有效状态为

11、01101111，每当个位计数值为1111时，令个位的LD¢有效，预置数据为0110，并令十位的P=T=1，下一个时钟脉冲到达时，个位置为0110的同时，十位计数器加1；由于74HC163的计数值为1111时，CO=1，故可以用个位的CO控制十位的P、T，并且CO=1时令个位的LD¢有效当整个计数器计满31个脉冲时，应将十位清零，个位重新置为0110。由以上分析可得：74HC163(1)的LD¢有效的条件是74HC163(1)的CO=1，或者整个计数器的计数值为37（因为个位每次从0110开始计数），即LD¢=CO¢(Q5Q4Q2Q1Q0)&#

12、162;Q5、Q4、Q2、Q1、Q0分别是74HC163(2)的Q1、Q0、74HC163(1)的Q2、Q1、Q0。74HC163(2)的CR¢有效的条件是整个计数器的计数值为37，即CR¢= (Q5Q4Q2Q1Q0)¢由此可画出逻辑电路图如下：32个有效计数状态(8位二进制数)为：06H0FH，16H1FH，26H29H，36H37H。方法三：设两片构成的计数器的计数值为Q7Q0低位进行十六进制计数，当低位计满16个脉冲时，高位加1，故用低位的CO控制高位的计数使能端P、T。S31=00011111，即：当计数值Q7Q0=00011111(1FH)时，应将两个计

13、数器同时清零即可，故两个计数器的CR¢=(Q4Q3Q2Q1Q0)¢ 逻辑电路如下：32个有效计数状态(8位二进制数)为：00H1FH，两片之间采用十六进制的进位关系。3. （10分）首先以S1、S0、A、B为输入，F为输出，列出真值表如下：S1 S2 A BF功能0 0 0 00F=AB0 0 0 100 0 1 000 0 1 110 1 0 00F=A+B0 1 0 110 1 1 010 1 1 111 0 0 01F= AB1 0 0 101 0 1 001 0 1 111 1 0 00F= AÅB1 1 0 111 1 1 011 1 1 10将S1、S0、A分别与8选1数据选择器的通道选择端A2、A1、A0相连，则F=A2¢A1¢A0B+A2¢A1A0¢B+A2¢A1A0B¢+A2¢A1A0B+A2A1¢A0¢B¢+A2A1¢A0B+A2A1A0¢B+ A2A1A0B&