数字集成电路设计流程ppt课件

1、数字集成电路数字集成电路设计流程设计流程 什么是集成电路？什么是集成电路？( (相对分立器件组成的电相对分立器件组成的电路而言路而言) ) 把组成电路的元件、器件以及相互间的连把组成电路的元件、器件以及相互间的连线放在单个芯片上，整个电路就在这个芯片线放在单个芯片上，整个电路就在这个芯片上，把这个芯片放到管壳中进展封装，电路上，把这个芯片放到管壳中进展封装，电路与外部的衔接靠引脚完成。与外部的衔接靠引脚完成。什么是集成电路设计？什么是集成电路设计？ 根据电路功能和性根据电路功能和性能的要求，在正确选择系统配置、电路方式、能的要求，在正确选择系统配置、电路方式、器件构造、工艺方案和设计规那么的情

2、况下，器件构造、工艺方案和设计规那么的情况下，尽量减小芯片面积，降低设计本钱，缩短设尽量减小芯片面积，降低设计本钱，缩短设计周期，以保证全局优化，设计出满足要求计周期，以保证全局优化，设计出满足要求的集成电路。的集成电路。 集成电路的开展除了物理原理外还得益于许多集成电路的开展除了物理原理外还得益于许多新工艺的发明：新工艺的发明： 50 50年美国人奥尔和肖克莱发明的离子注入工艺；年美国人奥尔和肖克莱发明的离子注入工艺； 56 56年美国人富勒发明的分散工艺；年美国人富勒发明的分散工艺； 60 60年卢尔和克里斯坦森发明的外延生长工艺；年卢尔和克里斯坦森发明的外延生长工艺； 60 60年年ka

3、ngkang和和AtallaAtalla研制出第一个硅研制出第一个硅MOSMOS管；管； 70 70年斯皮勒和卡斯特兰尼发明的光刻工艺等等，年斯皮勒和卡斯特兰尼发明的光刻工艺等等，使晶体管从点接触构造向平面构造过渡并给集成电使晶体管从点接触构造向平面构造过渡并给集成电路工艺提供了根本的技术支持。因此，从路工艺提供了根本的技术支持。因此，从7070年代开年代开场，第一代集成电路才开场开展并迅速成熟。场，第一代集成电路才开场开展并迅速成熟。 以后以后4040多年来，多年来，ICIC阅历了从阅历了从SSI(Small Scale SSI(Small Scale ntegreted)-MSI-LSI-

4、VLSI-ULSIntegreted)-MSI-LSI-VLSI-ULSI的开展历程。如今的开展历程。如今的的ICIC工艺曾经接近半导体器件的极限工艺。以工艺曾经接近半导体器件的极限工艺。以CMOSCMOS数字数字ICIC为例，在不同开展阶段的特征参数见表为例，在不同开展阶段的特征参数见表1 11 1。表1-1 集成电路不同开展阶段的特征参数主要特征主要特征主要特征SSISSIMSIMSILSILSIVLSIVLSIULSIULSIGSLGSL元件数元件数/ /片片102 109 109特征线宽特征线宽mm5-105-103-53-51-31-3 11201201001004040151510

5、-1510-15结深结深 mm1.2-20.5-1.2 0.2-0.5 0.1-0.2硅片直径硅片直径inchinch 2 22-32-3 4-5 4-56 68 81212BiCMOS混合IC厚膜混合IC薄膜混合IC按规模分类按规模分类 SSI/MSI/LSI/VLSI/ULSI/GSI SSI/MSI/LSI/VLSI/ULSI/GSI 组合逻辑电路组合逻辑电路 数字电路数字电路 时序逻辑电路时序逻辑电路 按功能分类按功能分类 模拟电路模拟电路 线性电路线性电路 非线性电路非线性电路 数模混合电路数模混合电路集成电路的设计过程：集成电路的设计过程： 设计创意设计创意 + + 仿真验证仿真验

6、证功能要求功能要求行为设计行为设计VHDLSing off集成电路芯片设计过程框架集成电路芯片设计过程框架是是行为仿真行为仿真综合、优化综合、优化网表网表时序仿真时序仿真规划布线规划布线幅员幅员后仿真后仿真否否是是否否否否是是设计业设计业 设计的根本过程设计的根本过程 举例举例 功能设计功能设计 逻辑和电路设计逻辑和电路设计 设计验证设计验证 幅员设计幅员设计集成电路设计的最终输出是掩膜幅员，经过制版集成电路设计的最终输出是掩膜幅员，经过制版和工艺流片可以得到所需的集成电路。和工艺流片可以得到所需的集成电路。 设计与制备之间的接口：幅员设计与制备之间的接口：幅员集成电路设计与制造的主要流程框架

7、集成电路设计与制造的主要流程框架设计设计芯片检测芯片检测单晶、外单晶、外延资料延资料掩膜版掩膜版芯片制造芯片制造过程过程封装封装测试测试系统需求系统需求 1原始手工设计： 设计过程全部由手工操作，从设计原理图，硬件电路模拟，到每个元器件单元的集成电路幅员设计，规划布线直到最后得到一套集成电路掩膜版，全部由人工完成。 设计流程为： 设计原理图，硬件电路，电路模拟，元器件幅员设计，幅员规划布线，分层剥离，刻红膜，初缩精缩，分步反复制版，流片，废品。 2 2计算机辅助设计：计算机辅助设计： 从从7070年代初开场，起初仅仅可以用个人计算年代初开场，起初仅仅可以用个人计算机辅助输入原理图，接着出现机辅

8、助输入原理图，接着出现SPICESPICE电路模拟软电路模拟软件，逐渐开场件，逐渐开场ICCADICCAD的开展，后来越来越多的计的开展，后来越来越多的计算机辅助设计软件，越来越强的计算机辅助设计算机辅助设计软件，越来越强的计算机辅助设计功能，不但提供了先进的设计方法和手段，更推功能，不但提供了先进的设计方法和手段，更推进进ICCADICCAD技术向自动化设计开展。初期的技术向自动化设计开展。初期的ICCADICCAD功功能较少，只能对某些功能进展辅助设计，如今利能较少，只能对某些功能进展辅助设计，如今利用计算机辅助设计可以实现的功能大致包括：电用计算机辅助设计可以实现的功能大致包括：电路或系

9、统设计，逻辑设计，逻辑、时序、电路模路或系统设计，逻辑设计，逻辑、时序、电路模拟，幅员设计，幅员编辑，反向提取，规那么检拟，幅员设计，幅员编辑，反向提取，规那么检查等等。查等等。 3 3用计算机辅助工程用计算机辅助工程CAECAE的电子设计自动化的电子设计自动化EDAEDA： CEA CEA配备了成套配备了成套ICIC设计软件，为设计软件，为ICIC设计提供了完设计提供了完备、一致、高效的任务平台。使利用备、一致、高效的任务平台。使利用EDAEDA设计设计LSILSI和和VLSIVLSI成为能够。成为能够。ICCADICCAD和和EDAEDA以及半导体集成电路技以及半导体集成电路技术的开展使术

10、的开展使ICIC设计发生两个质的飞跃：设计发生两个质的飞跃： 1 1幅员设计方面：除了传统的人机交互式方法幅员设计方面：除了传统的人机交互式方法对全定制幅员进展编辑、绘图外，定制，半定制设对全定制幅员进展编辑、绘图外，定制，半定制设计思想确实立使自动半自动规划成为能够。计思想确实立使自动半自动规划成为能够。 2 2逻辑设计方面：逻辑综合软件的开发，使系逻辑设计方面：逻辑综合软件的开发，使系统设计者只需用硬件描画言语如统设计者只需用硬件描画言语如VHDLVHDL言语给出言语给出系统行为级的功能描画，就可以由计算机逻辑综合系统行为级的功能描画，就可以由计算机逻辑综合软件处置，得到逻辑电路图或网表，

11、优化了逻辑设软件处置，得到逻辑电路图或网表，优化了逻辑设计结果。计结果。 EDA EDA设计流程：系统设计，功能模拟，逻辑综合，设计流程：系统设计，功能模拟，逻辑综合，时序模拟，幅员综合，后模拟。时序模拟，幅员综合，后模拟。 4 4电子系统设计自动化电子系统设计自动化ESDAESDA ESDA ESDA的目的是为设计人员提供进展系统级设计的目的是为设计人员提供进展系统级设计的分析手段，进而完成系统级自动化设计，最终实现的分析手段，进而完成系统级自动化设计，最终实现SOCSOC芯片系统。但芯片系统。但ESDAESDA仍处于开展和完善阶段，尚需仍处于开展和完善阶段，尚需处理建立系统级仿真库和实现不

12、同仿真工具的协同模处理建立系统级仿真库和实现不同仿真工具的协同模拟。拟。 利用利用ESDAESDA工具完胜利能分析后，再用行为级综合工具完胜利能分析后，再用行为级综合工具将其自动转化成可综合的存放器级工具将其自动转化成可综合的存放器级RTLRTL的的HDLHDL描画，描画，最后就可以由最后就可以由EDAEDA工具实现最终的芯片设计。工具实现最终的芯片设计。 ESDA ESDA的流程：系统设计，行为级模拟，功能模的流程：系统设计，行为级模拟，功能模拟，逻辑综合，时序模拟，幅员综合，后模拟。然后拟，逻辑综合，时序模拟，幅员综合，后模拟。然后由消费厂家制版，流片，废品。由消费厂家制版，流片，废品。

13、5 5可编程器件的可编程器件的ASICASIC设计设计 可编程可编程ASICASIC是公用集成电路开展的另一个是公用集成电路开展的另一个有特征的分支，它主要利用可编程的集成电路有特征的分支，它主要利用可编程的集成电路如如PROM,GAL,PLD,CPLD,FPGAPROM,GAL,PLD,CPLD,FPGA等可编程电路或逻等可编程电路或逻辑阵列编程，得到辑阵列编程，得到ASICASIC。其主要特点是直接提。其主要特点是直接提供软件设计编程，完成供软件设计编程，完成ASICASIC电路功能，不需求电路功能，不需求再经过集成电路工艺线加工。再经过集成电路工艺线加工。 可编程器件的可编程器件的ASI

14、CASIC设计种类较多，可以顺设计种类较多，可以顺应不同的需求。其中的应不同的需求。其中的PLDPLD和和FPGAFPGA是用得比较普是用得比较普遍得可编程器件。适宜于短开发周期，有一定遍得可编程器件。适宜于短开发周期，有一定复杂性和电路规模的数字电路设计。尤其适宜复杂性和电路规模的数字电路设计。尤其适宜于从事电子系统设计的工程人员利用于从事电子系统设计的工程人员利用EDAEDA工具进工具进展展ASICASIC设计。设计。 1.4 ASIC设计方法： 集成电路制造在只需几百微米厚的原形硅片上，每个硅片可以包容数百甚至成千上万个管芯。集成电路中的晶体管和连线视其复杂程度可以由许多层构成，目前最复

15、杂的工艺大约由6层位于硅片内部的分散层或离子注入层，以及6层位于硅片外表的连线层组成。 就设计方法而言，设计集成电路的方法可以分为全定制、半定制和可编程IC设计三种方式。 1.4.1全定制设计简述 全定制ASIC是利用集成电路的最根本设计方法不运用现有库单元，对集成电路中一切的元器件进展精工巧作的设计方法。全定制设计可以实现最小面积，最正确布线规划、最优功耗速度积，得到最好的电特性。该方法尤其适宜于模拟电路，数模混合电路以及对速度、功耗、管芯面积、其它器件特性如线性度、对称性、电流容量、耐压等有特殊要求的场所；或者在没有现成元件库的场所。 特点：精工巧作，设计要求高、周期长，设计本钱昂贵。 由

16、于单元库和功能模块电路越加成熟，全定制设计的方法渐渐被半定制方法所取代。在如今的IC设计中，整个电路均采用全定制设计的景象越来越少。 全定制设计要求：全定制设计要求： 全定制设计要思索工艺条件，根据电路的复杂全定制设计要思索工艺条件，根据电路的复杂和难度决议器件工艺类型、布线层数、资料参数、和难度决议器件工艺类型、布线层数、资料参数、工艺方法、极限参数、废品率等要素。工艺方法、极限参数、废品率等要素。 需求阅历和技巧，掌握各种设计规那么和方需求阅历和技巧，掌握各种设计规那么和方法法,普通由专业微电子普通由专业微电子IC设计人员完成；设计人员完成； 常规设计可以自创以往的设计，部分器件需常规设计

17、可以自创以往的设计，部分器件需求根据电特性单独设计；求根据电特性单独设计； 规划、布线、排版组合等均需求反覆斟酌调规划、布线、排版组合等均需求反覆斟酌调整，按最正确尺寸、最合理规划、最短连线、最便整，按最正确尺寸、最合理规划、最短连线、最便利引脚等设计原那么设计幅员。利引脚等设计原那么设计幅员。 幅员设计与工艺相关，要充分了解工艺规范，幅员设计与工艺相关，要充分了解工艺规范，根据工艺参数和工艺要求合理设计幅员和工艺。根据工艺参数和工艺要求合理设计幅员和工艺。 1.4.2.半定制设计方法简述 半定制设计方法又分成基于规范单元的设计方法和基于门阵列的设计方法。 基于规范单元的设计方法是：将预先设计

18、好的称为规范单元的逻辑单元，如与门，或门，多路开关，触发器等，按照某种特定的规那么陈列，与预先设计好的大型单元一同组成ASIC。基于规范单元的ASIC又称为CBIC(Cell based IC)。 基于门阵列的设计方法是在预先制定的具有晶体管阵列的基片或母片上经过掩膜互连的方法完成公用集成电路设计。 半定制主要适宜于开发周期短，低开发本钱、投资、风险小的小批量数字电路设计。 1.4.3 基于规范单元的设计方法基于规范单元的设计方法 该方法采用预先设计好的称为规范单元的逻辑单该方法采用预先设计好的称为规范单元的逻辑单元，如门电路、多路开关、触发器、时钟发生器元，如门电路、多路开关、触发器、时钟发

19、生器等，将它们按照某种特定的规那么陈列成阵列，等，将它们按照某种特定的规那么陈列成阵列，做成半导体门阵列母片或基片，然后根据电路功做成半导体门阵列母片或基片，然后根据电路功能和要求用掩膜版将所需的逻辑单元衔接成所需能和要求用掩膜版将所需的逻辑单元衔接成所需的公用集成电路。的公用集成电路。 单元库中一切的规范单元均采用定制方法预单元库中一切的规范单元均采用定制方法预先设计，好像搭积木或砌墙一样拼接起来，通常先设计，好像搭积木或砌墙一样拼接起来，通常按照等高不等宽的原那么陈列，留出宽度可调的按照等高不等宽的原那么陈列，留出宽度可调的布线通道。布线通道。 CBIC的主要优、缺陷： 用预先设计、预先测

20、试、预定特性的规范单元库，省时、省钱、少风险地完成ASIC设计义务。 设计人员只需确定规范单元的规划以及CBIC中的互连。 规范单元可以置放于芯片的任何位置。 一切掩膜层是定制的； 可内嵌定制的功能单元； 制造周期较短，开发本钱不是太高。 需求花钱购买或本人设计规范单元库； 要花较多的时间进展掩膜层的互连设计。 具有一个规范单元区与4个固定功能块的基于单元的ASIC表示图见图1.2。 CBIC的设计和幅员规那么：的设计和幅员规那么： 版心面积较小，无冗余元件，但建库任务量版心面积较小，无冗余元件，但建库任务量大，大， 一切掩膜层需定制，晶体管和互连由定制方一切掩膜层需定制，晶体管和互连由定制方

21、法衔接；可以内嵌定制的功能块；制造周期较短。法衔接；可以内嵌定制的功能块；制造周期较短。 规范单元的幅员构造见图规范单元的幅员构造见图1.3，两层金属的规划，两层金属的规划及布线见图及布线见图1.4。单元按等高不等宽的方式陈列成。单元按等高不等宽的方式陈列成行，行间留出布线通道，金属行，行间留出布线通道，金属1和金属和金属2采取相互采取相互垂直运转。上方和下方的最底层金属分别为垂直运转。上方和下方的最底层金属分别为VDD和和GAN(VSS)。在。在n阱区内进展阱区内进展P分散构成分散构成P沟沟MOS器件，在器件，在P阱区分散阱区分散N型型N构成构成MOS器件。器件。MOS器件的源漏之间采用金属

22、栅或者多晶栅。源、器件的源漏之间采用金属栅或者多晶栅。源、漏栅开引线孔，经金属线互连构成电路。各漏栅开引线孔，经金属线互连构成电路。各单元与其它单元之间经过中心衔接点的引线孔衔单元与其它单元之间经过中心衔接点的引线孔衔接。接。 在采用多层金属的构造中，金属层之间的衔接在采用多层金属的构造中，金属层之间的衔接也是经过特定的过孔实现。也是经过特定的过孔实现。 图1.3 规范单元的幅员构造1.4.4基于门阵列的ASIC门阵列是将晶体管作为最小单元反复陈列组成根本阵列，做成半导体门阵列母片或基片，然后根据电路功能和要求用掩膜版将所需的逻辑单元衔接成所需的公用集成电路。用门阵列设计的ASIC中，只需上面

23、几层用作晶体管互连的金属层由设计人员用全定制掩膜方法确定，这类门阵列称为掩膜式门阵列MGAmaskedgatearray。门阵列中的逻辑单元称为宏单元，其中每个逻辑单元的根本单元幅员一样，只需单元内以及单元之间的互连是定制的。客户设计人员可以从门阵列单元库中选择预先设计和预定特性逻辑单元或宏单元，进展定制的互连设计。门阵列主要适宜于开发周期短，低开发本钱的小批量数字电路设计。 MGA门阵列可以分为：通道式门阵列根本单元行与行之间留有固定的布线通道，只需互连是定制的。无通道门阵列门海无预留的布线区，在门阵列掩膜层上面布线。构造式门阵列结合CBIC和MGA的特点，除了根本单元阵列外，还有内嵌的定制

24、功能模块。芯片效率高，价钱较低，设计周期短。由于MGA的门阵根本单元是固定的，不便于实现存储器之类的电路。在内嵌式门阵列中，留出一些IC区域专门用于实现特殊功能。利用该内嵌区域可以设计存储器模块或其它功能电路模块。 1.4.5. 1.4.5.可编程可编程ASICASIC 可编程逻辑器件可编程逻辑器件PLDPLD，programable logic programable logic devicedevice是一类规范的通用是一类规范的通用ICIC，对这类器件编程也，对这类器件编程也可以实现可以实现ASICASIC功能。功能。 可编程逻辑器件的特点是：可编程逻辑器件的特点是： 无定制掩膜层或逻辑

25、单元无定制掩膜层或逻辑单元 设计周期短设计周期短 单独的大块可编程互连单独的大块可编程互连 由可编程阵列逻辑，触发器或锁存器组成由可编程阵列逻辑，触发器或锁存器组成逻辑宏单元矩阵。逻辑宏单元矩阵。 适宜于短开发周期，有一定复杂性和电路规模适宜于短开发周期，有一定复杂性和电路规模的数字电路设计。尤其适宜于从事电子系统设计的的数字电路设计。尤其适宜于从事电子系统设计的工程人员利用工程人员利用EDAEDA工具进展工具进展ASICASIC设计。设计。 常用可编程器件类型：常用可编程器件类型： 各类可编程只读存储器各类可编程只读存储器PROMPROMprogramable programable rea

26、d-only memoryread-only memory； 通用阵列逻辑通用阵列逻辑GALGALgeneric array logicgeneric array logic 可编程逻辑阵列可编程逻辑阵列PLAPLAprogramable logic programable logic arrayarray, ,由固定由固定“或或阵列和可编程阵列和可编程“与与阵列阵列组成，熔丝型。组成，熔丝型。 可编程阵列逻辑可编程阵列逻辑PAL PAL programable programable array logicarray logic, ,由固定由固定“与与阵列和可编程阵列和可编程“或或阵列组成，

27、有熔丝型和可擦写。阵列组成，有熔丝型和可擦写。 可编程逻辑器件可编程逻辑器件PLDPLDprogramable logic programable logic devicedevice和复杂的可编程逻辑器件和复杂的可编程逻辑器件CPLDCPLD。适宜于。适宜于短开发周期，有一定复杂性和电路规模的数字电短开发周期，有一定复杂性和电路规模的数字电路设计。尤其适宜于从事电子系统设计的工程人路设计。尤其适宜于从事电子系统设计的工程人员利用员利用EDAEDA工具进展工具进展ASICASIC设计。设计。 1.4.6 现场可编程门阵列现场可编程门阵列FPGA FPGA比比PLD更大、更复杂，并具有现场可编程

28、更大、更复杂，并具有现场可编程特性。其根本特点：特性。其根本特点： 无定制掩膜层无定制掩膜层 根本逻辑单元和互连采用编程的方法实现根本逻辑单元和互连采用编程的方法实现 中心电路是规那么的可编程根本逻辑单元阵中心电路是规那么的可编程根本逻辑单元阵列，可以实现组合逻辑和时序逻辑列，可以实现组合逻辑和时序逻辑 根本逻辑单元被可编程互连矩阵包围根本逻辑单元被可编程互连矩阵包围 可编程可编程I/O单元围绕着中心电路单元围绕着中心电路 设计的设计的ASIC普通都有冗余问题普通都有冗余问题 设计周期很短设计周期很短 ，但单片电路价钱较高，但单片电路价钱较高 FPGA具有不同容量的系列产品，容量有万门具有不同

29、容量的系列产品，容量有万门级、十万门级、百万门级等多种。级、十万门级、百万门级等多种。FPGAFPGA的转换的转换 FPGA FPGA转换到门阵列，降低价钱转换到门阵列，降低价钱 网表转换，用规划布线后提出的网表及库网表转换，用规划布线后提出的网表及库单元映射单元映射 时序一致性时序一致性 门阵列芯片的可测性门阵列芯片的可测性FPGAFPGA母片经过厂家母片经过厂家严厉测试严厉测试 管脚的兼容性管脚的兼容性 多片多片FPGAFPGA向单片门阵列转换向单片门阵列转换兼容设计方法兼容设计方法不同的设计方法有各自的优势，假设把它们优化不同的设计方法有各自的优势，假设把它们优化组合起来，那么有望设计出

30、性能良好的电路。组合起来，那么有望设计出性能良好的电路。 以微处置器为例以微处置器为例数据逻辑：位片式或阵列构造网络，图形反复多：数据逻辑：位片式或阵列构造网络，图形反复多：BBLBBL方法，方法，ALUALU、移位器、存放器等作为单元进展、移位器、存放器等作为单元进展人工全定制设计人工全定制设计 随机控制逻辑：差别较大，随机控制逻辑：差别较大，SCSC或或PLAPLA方法实现方法实现 存储器：存储器：ROMROM或或RAMRAM实现实现 1.5 设计流程图例设计流程图例 ASIC设计流程是指从电路输入到完成幅员设计直到完成设计流程是指从电路输入到完成幅员设计直到完成后仿真的整个过程：后仿真的

31、整个过程： 1.设计输入设计输入 采用硬件描画言语采用硬件描画言语HDL或电路图的输入或电路图的输入方式输入电路原理图；方式输入电路原理图； 2. 逻辑综合采用逻辑综合采用HDL和逻辑综合工具产生网表，阐明各和逻辑综合工具产生网表，阐明各逻辑单元的衔接关系。逻辑单元的衔接关系。 3. 系统划分将大系统划分成假设干个系统划分将大系统划分成假设干个ASIC模块。模块。 4. 布图前仿真检查设计功能能否正确。布图前仿真检查设计功能能否正确。 5. 布图规那么在芯片上陈列网表的模块。布图规那么在芯片上陈列网表的模块。 6. 规划决议模块中单元的位置。规划决议模块中单元的位置。 7. 布线单元与模块之间

32、连线。布线单元与模块之间连线。 8. 提取确定互连的电阻和电容。提取确定互连的电阻和电容。 9. 布图后仿真检查加上互连线负载后的电路设计效果。布图后仿真检查加上互连线负载后的电路设计效果。1.6ASIC本钱评述IC设计需求根据电路功能和性能要求，选择电路方式、器件构造、工艺方案和设计规那么，尽量减小芯片面积、降低设计本钱、缩短设计周期，最终设计出正确、合理的掩膜幅员，经过制版和工艺流片得到所需的集成电路。从经济学的角度看，ASIC的设计要求是在尽能够短的设计周期内，以最低的设计本钱获得胜利的ASIC产品。但是，由于ASIC的设计方法不同，其设计本钱也不同。 全定制设计周期最长，设计本钱贵，设

33、计费用最高，适宜于批量很大或者对产品本钱不计较的场所。 半定制的设计本钱低于全定制，但高于可编程ASIC，适宜于有较大批量的ASIC设计。 用FPGA设计ASIC的设计本钱最低，但芯片价钱最高，适宜于小批量ASIC产品。 如今的大部分ASIC设计都是以半定制和FPGA方式完成的，所以我们仅就具有可比性的FPGA、MGA和CBIC的设计本钱进展比较、分析。1.6.1ASIC工艺本钱比较半定制和FPGA可编程ASIC设计的元件本钱比较：CBIC元件本钱MGAFPGA按照普通的工艺规那么，实现一样功能的FPGA的每门价钱普通是MGA和CBIC价钱的25倍。但是半定制ASIC必需以数量取胜，否者，其设

34、计本钱要远远大于FPGA的设计本钱。ASIC设计消费不单单要思索元件本钱，ASIC元件的批量大小、消费周期的长短，产品利润、产品寿命等等要素，也是决议采取哪种设计方法、消费工艺和本钱限制的重要要素。1.6.2产品本钱任何产品的总本钱可以分成固定本钱和可变本钱：总本钱产品固定本钱产品可变本钱售出量固定本钱与销售量无关，但分摊到每个售出产品的固定本钱随销售量的增长而下降。CBIC需求进展幅员设计和流片，其固定本钱较高，但普通批量较大，由于采取无冗余设计，芯片利用率高，摊到每个元件的本钱较低；MGA只需进展掩膜互连设计和流片，有一定批量，但芯片利用率不高，存在一定的冗余，固定本钱居中，每个产品的本钱

35、也居中；FPGA不需掩膜工艺，固定本钱最低，但批量小，摊到每个元件的本钱最高。由于MGA和CBIC的固定本钱比较高，当销售量比较低时，MGA和CBIC的本钱比FPGA高；当其数量添加到盈亏平衡点时，两者的本钱相等。FPGA和MGA之间的盈亏平衡点的元件数量大约是2000个，FPGA和CBIC之间到达盈亏平衡点的元件数约是4000个，MGA和CBIC之间盈亏平衡点所需的时间约为20000个。FPGA、MGA、CBIC之间的盈亏平衡点以及元件本钱见图1.11。1.6.3ASIC固定本钱ASIC固定本钱包括工程师培训费和设计费包括硬件、软件、电路设计、可测性设计、掩膜、仿真、测试程序等。FPGA的固

36、定本钱最低：通常利用比较简单的EDA工具和FPGA系统仿真软件等，就可以由设计人员在普通计算机任务机房完成最终ASIC产品。用MGA和CBIC方法实现的ASIC，除了需求一整套比较昂贵的EDA系统和仿真软件外，设计人员还要完成较复杂的系统设计、仿真、测试等任务，还要支付一次性工程费用NRE。需求支付掩膜本钱、芯片消费、测试、封装等费用。其设计难度、周期、本钱均大于FPGA。 MGA和和CBIC方式方式 ASIC设计周期根本上可以设计周期根本上可以界定为从着手设计到完成界定为从着手设计到完成ASIC幅员设计和后模拟幅员设计和后模拟的过程。的过程。 而掩膜而掩膜ASIC产品周期还应包括流片、测试、

37、封装产品周期还应包括流片、测试、封装的过程。因此，除了设计周期较长外，值得一提的过程。因此，除了设计周期较长外，值得一提的是，的是，MGA和和CBIC的工艺还存在一次流片失败的的工艺还存在一次流片失败的风险。风险。 长的消费周期和流片风险对消费商的利润有宏长的消费周期和流片风险对消费商的利润有宏大影响。图大影响。图1.13给出利润的模型，阐明设计周期延给出利润的模型，阐明设计周期延伸对产品利润的影响。伸对产品利润的影响。 假设产品的总销售额为假设产品的总销售额为6000万美圆，假设发生万美圆，假设发生3个月延期，销售总额会降至个月延期，销售总额会降至2500万美圆，收入损万美圆，收入损失失35

38、00万美圆。万美圆。1.6.4ASIC可变本钱ASIC的可变本钱主要由流片时的工艺、资料费用、合格率等要素决议。资料费用与硅圆片直径、本钱、芯片面积、集成度、废品率等多种要素有关。实践上，可变本钱回随着时间和外界条件而变。按照摩尔的预测模型，芯片中晶体管数目每隔18隔月翻1倍。书中图表1.14给出采用不同设计方法时，元件可变本钱的电子数据表参考值。 随着圆片尺寸不断增大，圆片加工本钱、设随着圆片尺寸不断增大，圆片加工本钱、设备本钱、维护运转本钱都会发生变化。最小线宽、备本钱、维护运转本钱都会发生变化。最小线宽、集成度、布线层数、工艺程度等的开展，会对合集成度、布线层数、工艺程度等的开展，会对合

39、格率、加工费用等决议元件本钱的诸多要素产生格率、加工费用等决议元件本钱的诸多要素产生影响。所以可变本钱会随着时间、工艺、废品率、影响。所以可变本钱会随着时间、工艺、废品率、经济情势、经济情势、ASIC尺寸和复杂程度而变。尺寸和复杂程度而变。 对于任何新的工艺技术，一年后每门的价钱对于任何新的工艺技术，一年后每门的价钱下降下降40，两年后下降，两年后下降30。 对于线宽，对于线宽，85年为年为2微米，微米，87年年1.5微米，微米，89年年为为1微米，微米，9193年为年为0.8-0.6微米，微米，9697年为年为0.5-0.35微米，微米，9800年为年为0.25-0.18微米，目前工微米，目

40、前工艺程度为艺程度为0.13微米。图微米。图1.15给出每门价钱以给出每门价钱以30左左右的程度下降的趋势。右的程度下降的趋势。1.7ASIC单元库的来源对于可编程ASIC，FPGA公司以成套设计工具方式提供几千美圆的一套的逻辑单元库。对于MGA和CBIC，可以有3种选择：ASIC供应商提供单元库；从第三方供应商处购买；本人建立本人的单元库。无论采用哪种方式，ASIC单元库的每个单元必需包括：物理幅员、行为级模型、Verilog/VHDL模型、详细时序模型、测试战略、电路原理图、单元符号、连线负载模型、布线模型。对于MGA和CBIC单元库，都需求完成单元设计和单元幅员。二、主要内容描画二、主要

41、内容描画2.1 IC2.1 IC设计特点及设计信息描画设计特点及设计信息描画2.2 2.2 设计流程设计流程2.1 2.1 设计特点和设计信息描画设计特点和设计信息描画 设计特点设计特点( (与分立电路相比与分立电路相比) ) 对设计正确性提出更为严厉的要求对设计正确性提出更为严厉的要求 测试问题测试问题 幅员设计：规划布线幅员设计：规划布线 分层分级设计分层分级设计(Hierarchical design)(Hierarchical design)和模块化设和模块化设计计 高度复杂电路系统的要求高度复杂电路系统的要求 什么是分层分级设计？什么是分层分级设计？ 将一个复杂的集成电路系统的设计问

42、题分解将一个复杂的集成电路系统的设计问题分解为复杂性较低的设计级别，这个级别可以再分解到为复杂性较低的设计级别，这个级别可以再分解到复杂性更低的设计级别；这样的分解不断继续到使复杂性更低的设计级别；这样的分解不断继续到使最终的设计级别的复杂性足够低，也就是说，能相最终的设计级别的复杂性足够低，也就是说，能相当容易地由这一级设计出的单元逐级组织起复杂的当容易地由这一级设计出的单元逐级组织起复杂的系统。普通来说，级别越高，笼统程度越高；级别系统。普通来说，级别越高，笼统程度越高；级别越低，细节越详细越低，细节越详细从层次和域表示分层分级设计思想从层次和域表示分层分级设计思想 域：行为域：集成电路的

43、功能域：行为域：集成电路的功能 构造域：集成电路的逻辑和电路组成构造域：集成电路的逻辑和电路组成 物理域：集成电路掩膜版的几何特性和物物理域：集成电路掩膜版的几何特性和物 理特性的详细实现理特性的详细实现层次：系统级、算法级、存放器传输级层次：系统级、算法级、存放器传输级( (也称也称RTLRTL级级) )、 逻辑级与电路级逻辑级与电路级系统级系统级行为、性行为、性能描画能描画CPU 、存储、存储器、控制器器、控制器等等芯片、电路芯片、电路板、子系统板、子系统算法级算法级I/O 算法算法硬件模块、硬件模块、数据构造数据构造部件间的物部件间的物理衔接理衔接RTL 级级形状表形状表ALU 、存放、

44、存放器、器、MUX微存储器微存储器芯片、宏单芯片、宏单元元逻辑级逻辑级布尔方程布尔方程门、触发器门、触发器单元布图单元布图电路级电路级微分方程微分方程晶体管、电晶体管、电阻、电容阻、电容管子布图管子布图层次 行为域 构造域 物理域 设计信息描画设计信息描画 分类分类内容内容言语描画言语描画(如如VHDL语语言、言、Verilog言语等言语等)功能描画与逻辑描画功能描画与逻辑描画功能设计功能设计功能图功能图逻辑设计逻辑设计逻辑图逻辑图电路设计电路设计电路图电路图设设计计图图幅员设计幅员设计符号式幅员符号式幅员, 幅员幅员举例：x=ab+ab；CMOS与非门；CMOS反相器幅员什么是幅员？一组相互

45、套合的图形，各层幅员相什么是幅员？一组相互套合的图形，各层幅员相应于不同的工艺步骤，每一层幅员用不同的图案应于不同的工艺步骤，每一层幅员用不同的图案来表示。来表示。 幅员与所采用的制备工艺严密相关幅员与所采用的制备工艺严密相关2.2 2.2 设计流程设计流程 理想的设计流程理想的设计流程( (自顶向下：自顶向下：TOP-DOWNTOP-DOWN 系统功能设计，逻辑和电路设计，幅员系统功能设计，逻辑和电路设计，幅员设计设计硅编译器硅编译器silicon silicon compilercompiler( (算法级、算法级、RTLRTL级级向下向下门阵列、规范单门阵列、规范单元阵列等元阵列等逻辑和

46、电路描画逻辑和电路描画系统性能编译器系统性能编译器系统性能目的系统性能目的性能和功能描画性能和功能描画逻辑和电路编译器逻辑和电路编译器几何幅员描画几何幅员描画幅员编译器幅员编译器制版及流片制版及流片统统一一数数据据库库典型的实践设计流程典型的实践设计流程 需求较多的人工干涉需求较多的人工干涉 某些设计阶段无自动设计软件，经过模拟分析软某些设计阶段无自动设计软件，经过模拟分析软件来完成设计件来完成设计 各级设计需求验证各级设计需求验证典型的实践设计流程典型的实践设计流程 1 1、系统功能设计、系统功能设计 目的：实现系统功能，满足根本性能要求目的：实现系统功能，满足根本性能要求 过程：功能块划分

47、，过程：功能块划分，RTLRTL级描画，行为仿真级描画，行为仿真 功能块划分功能块划分 RTL RTL级描画级描画RTLRTL级级VHDLVHDL、Verilog)Verilog) RTL RTL级行为仿真：总体功能和时序能否正级行为仿真：总体功能和时序能否正确确 功能块划分原那么：功能块划分原那么： 既要使功能块之间的连线尽能够地少，接口既要使功能块之间的连线尽能够地少，接口明晰，又要求功能块规模合理，便于各个功能明晰，又要求功能块规模合理，便于各个功能块各自独立设计。同时在功能块最大规模的选块各自独立设计。同时在功能块最大规模的选择时要思索设计软件可处置的设计级别择时要思索设计软件可处置的

48、设计级别 算法级：算法级： 包含算法级综合：将算法级描画转换到包含算法级综合：将算法级描画转换到 RTL RTL级描画级描画 综综 合：合： 经过附加一定的约束条件从高一级设计经过附加一定的约束条件从高一级设计 层次直接转换到低一级设计层次的过程层次直接转换到低一级设计层次的过程 逻辑级：逻辑级： 较小规模电路较小规模电路实践设计流程实践设计流程系统功能设计系统功能设计 输出：言语或功能图输出：言语或功能图 软件支持：多目的多约束条件优化问题软件支持：多目的多约束条件优化问题 无自动设计软件无自动设计软件 仿真软件：仿真软件：VHDLVHDL仿真器、仿真器、VerilogVerilog仿仿真器

49、真器实践设计流程实践设计流程2 2、逻辑和电路设计、逻辑和电路设计概念：确定满足一定逻辑或电路功能的由逻辑或电路概念：确定满足一定逻辑或电路功能的由逻辑或电路单元组成的逻辑或电路构造单元组成的逻辑或电路构造过程：过程：A.A.数字电路：数字电路：RTLRTL级描画级描画 逻辑综合逻辑综合(Synopsys,Ambit)(Synopsys,Ambit) 逻辑网表逻辑网表 逻辑模拟与验证，时序分析和逻辑模拟与验证，时序分析和优化优化 难以综合的：人工设计后进展原理图输入，再难以综合的：人工设计后进展原理图输入，再进展逻辑模拟进展逻辑模拟 电路实现包括满足电路性能要求的电路电路实现包括满足电路性能要

50、求的电路构造和元件参数构造和元件参数) )：调用单元库完成；：调用单元库完成； 没有单元库支持：对各单元进展电路设计，没有单元库支持：对各单元进展电路设计，经过电路模拟与分析，预测电路的直流、交经过电路模拟与分析，预测电路的直流、交流、瞬态等特性，之后再根据模拟结果反复流、瞬态等特性，之后再根据模拟结果反复修正器件参数，直到获得称心的结果。由此修正器件参数，直到获得称心的结果。由此可构成用户本人的单元库可构成用户本人的单元库单元库：一组单元电路的集合单元库：一组单元电路的集合 经过优化设计、并经过设计规那么检查和经过优化设计、并经过设计规那么检查和反复工艺验证，能正确反映所需的逻辑和电反复工艺

51、验证，能正确反映所需的逻辑和电路功能以及性能，适宜于工艺制备，可到达路功能以及性能，适宜于工艺制备，可到达最大的废品率。最大的废品率。 元件元件 门门 元胞元胞 宏单元宏单元( (功能块功能块) ) 基于单元库的描画：层次描画基于单元库的描画：层次描画 单元库可由厂家提供，可由用户自行建立单元库可由厂家提供，可由用户自行建立 B. B. 模拟电路：尚无良好的综合软件模拟电路：尚无良好的综合软件 RTL RTL级仿真经过后，根据设计阅历进展电路级仿真经过后，根据设计阅历进展电路设计设计 原理图输入原理图输入 电路模拟与验证电路模拟与验证 模拟单元库模拟单元库逻辑和电路设计的输出：网表元件及其衔接

52、逻辑和电路设计的输出：网表元件及其衔接关系或逻辑图、电路图关系或逻辑图、电路图 软件支持：逻辑综合、逻辑模拟、电路模拟、软件支持：逻辑综合、逻辑模拟、电路模拟、时序分析等软件时序分析等软件 (EDA (EDA软件系统中已集成软件系统中已集成) ) 实践设计流程实践设计流程3. 3. 幅员设计幅员设计概念：根据逻辑与电路功能和性能要求以概念：根据逻辑与电路功能和性能要求以及工艺程度要求来设计光刻用的掩膜幅员，及工艺程度要求来设计光刻用的掩膜幅员，ICIC设计的最终输出。设计的最终输出。什么是幅员？一组相互套合的图形，各层什么是幅员？一组相互套合的图形，各层幅员相应于不同的工艺步骤，每一层幅员幅员

53、相应于不同的工艺步骤，每一层幅员用不同的图案来表示。幅员与所采用的制用不同的图案来表示。幅员与所采用的制备工艺严密相关备工艺严密相关幅员设计过程：由底向上过程幅员设计过程：由底向上过程 主要是规划布线过程主要是规划布线过程 规划：将模块安顿在芯片的适当位置，规划：将模块安顿在芯片的适当位置，满足一定目的函数。对级别最低的功能块，满足一定目的函数。对级别最低的功能块，是指根据衔接关系，确定各单元的位置，是指根据衔接关系，确定各单元的位置，级别高一些的，是分配较低级别功能块的级别高一些的，是分配较低级别功能块的位置，使芯片面积尽量小。位置，使芯片面积尽量小。 布线：根据电路的衔接关系衔接表布线：根

54、据电路的衔接关系衔接表在指定区域面积、外形、层次百分之在指定区域面积、外形、层次百分之百完成连线。布线均匀，优化连线长度、百完成连线。布线均匀，优化连线长度、保证布通率。保证布通率。幅员设计过程幅员设计过程大多数基于单元库实现大多数基于单元库实现1 1软件自动转换到幅员，可人工调整规那么软件自动转换到幅员，可人工调整规那么芯片芯片2 2布图规划布图规划floor planning)floor planning)工具工具 规划布线工具规划布线工具place&routeplace&route 布图规划：在一定约束条件下对设计进展物理布图规划：在一定约束条件下对设计进展物理划分，并初

55、步确定芯片面积和外形、单元区位置、划分，并初步确定芯片面积和外形、单元区位置、功能块的面积外形和相对位置、功能块的面积外形和相对位置、I/OI/O位置，产生布位置，产生布线网格，还可以规划电源、地线以及数据通道分布线网格，还可以规划电源、地线以及数据通道分布3 3全人工幅员设计：人工布图规划，提取单元，全人工幅员设计：人工布图规划，提取单元，人工规划布线由底向上：小功能块到大功能块人工规划布线由底向上：小功能块到大功能块单元库中根本单元单元库中根本单元较小的功能块较小的功能块总体幅员总体幅员幅员检查与验证幅员检查与验证规划布线规划布线规划布线规划布线较大的功能块较大的功能块规划布线规划布线布图

56、规划布图规划人工幅员设计典型过程人工幅员设计典型过程 幅员验证与检查幅员验证与检查 DRC DRC：几何设计规那么检查：几何设计规那么检查 ERC ERC：电学规那么检查：电学规那么检查 LVS LVS：网表一致性检查：网表一致性检查 POSTSIM POSTSIM：后仿真提取实践幅员参数、电阻、：后仿真提取实践幅员参数、电阻、电容，生成带寄生量的器件级网表，进展开关级电容，生成带寄生量的器件级网表，进展开关级逻辑模拟或电路模拟，以验证设计出的电路功能逻辑模拟或电路模拟，以验证设计出的电路功能的正确性和时序性能等的正确性和时序性能等) )，产生测试向量，产生测试向量 软件支持：成熟的软件支持：

57、成熟的CADCAD工具用于幅员编辑、人工具用于幅员编辑、人机交互式规划布线、自动规划布线以及幅员检查机交互式规划布线、自动规划布线以及幅员检查和验证和验证 设计规那么设计规那么 IC IC设计与工艺制备之间的接口设计与工艺制备之间的接口 制定目的：使芯片尺寸在尽能够小的前提下，防止制定目的：使芯片尺寸在尽能够小的前提下，防止线条宽度的偏向和不同层版套准偏向能够带来的问线条宽度的偏向和不同层版套准偏向能够带来的问题，尽能够地提高电路制备的废品率题，尽能够地提高电路制备的废品率 什么是设计规那么？思索器件在正常任务的条件下，什么是设计规那么？思索器件在正常任务的条件下，根据实践工艺程度根据实践工艺

58、程度( (包括光刻特性、刻蚀才干、对包括光刻特性、刻蚀才干、对准容差等准容差等) )和废品率要求，给出的一组同一工艺层和废品率要求，给出的一组同一工艺层及不同工艺层之间几何尺寸的限制，主要包括线宽、及不同工艺层之间几何尺寸的限制，主要包括线宽、间距、覆盖、露头、凹口、面积等规那么，分别给间距、覆盖、露头、凹口、面积等规那么，分别给出它们的最小值，以防止掩膜图形的断裂、衔接和出它们的最小值，以防止掩膜图形的断裂、衔接和一些不良物理效应的出现。一些不良物理效应的出现。 设计规那么的表示方法设计规那么的表示方法 以以为单位：把大多数尺寸覆盖，出头等等为单位：把大多数尺寸覆盖，出头等等商定为商定为的倍

59、数。的倍数。与工艺线所具有的工艺分辨率与工艺线所具有的工艺分辨率有关，线宽偏离理想特征尺寸的上限以及掩膜版之有关，线宽偏离理想特征尺寸的上限以及掩膜版之间的最大套准偏向，普通等于栅长度的一半。间的最大套准偏向，普通等于栅长度的一半。 优点：幅员设计独立于工艺和实践尺寸优点：幅员设计独立于工艺和实践尺寸 举例：举例： 以微米为单位：每个尺寸之间没有必然的比例关以微米为单位：每个尺寸之间没有必然的比例关系，提高每一尺寸的合理度；简化度不高系，提高每一尺寸的合理度；简化度不高 举例：举例： 总体要求总体要求系统功能设计系统功能设计存放器传输级存放器传输级描画描画存放器传输级存放器传输级模拟与验证模拟

60、与验证子系统子系统/功能块功能块综综 合合门级逻辑门级逻辑网表网表逻辑模拟逻辑模拟与验证与验证电路模拟电路模拟与验证与验证幅员生成幅员生成逻辑图逻辑图电路图电路图最终幅员数据最终幅员数据与测试向量与测试向量制版制版与工艺流片与工艺流片计算机辅助计算机辅助测试测试(ICCAT)消费定型消费定型工艺模拟工艺模拟幅员几何设计规那么和幅员几何设计规那么和电学规那么检查电学规那么检查网表一致性检网表一致性检查和后仿真查和后仿真 IC IC设计流程视详细系统而定设计流程视详细系统而定 随着随着 IC CAD IC CAD系统的开展，系统的开展，ICIC设计更偏重系统设计设计更偏重系统设计 正向设计，逆向设计正向设计，逆向