数字电子技术基础简明教程第3章组合逻辑电路ppt课件

1、肖合九肖合九 教授教授数字电子技术根底数字电子技术根底简明教程简明教程 第第3 3章章 组合逻辑电路组合逻辑电路 第第3 3章章 组合逻辑电路组合逻辑电路 概述概述3.1 组合电路的根本分析方法和设计方法组合电路的根本分析方法和设计方法3.2 加法器和数值比较器加法器和数值比较器3.3 编码器和译码器编码器和译码器3.4 数据选择器和分配器数据选择器和分配器3.5 用中规模集成电路实现组合逻辑函数用中规模集成电路实现组合逻辑函数3.6 只读存储器只读存储器3.7 组合电路中的竞争冒险组合电路中的竞争冒险一、组合逻辑电路的特点逻辑功能的特点：恣意时辰的稳定输出仅仅取决于当时的输入信号，而与电路原

2、来的形状无关。 组合逻辑电路的普通构造如下图。组合逻辑电路的概述组合逻辑电路的概述 电路构造的特点：电路构造的特点： 1、由门电路组合、由门电路组合而成，不包含任何而成，不包含任何记忆元件；记忆元件； 2、信号是单向传、信号是单向传输的，不存在输出输的，不存在输出到输入的反响回路。到输入的反响回路。组合逻辑电路I输输入入I0In-1I1Y0Ym-1Y1Y输输出出Y0=F0(I0,I1,In-1)Y1=F1(I0,I1,In-1) Ym-1=Fm-1(I0,I1,In-1) 数字逻辑电路分为组合逻辑电路和时序逻辑电路数字逻辑电路分为组合逻辑电路和时序逻辑电路二、组合电路逻辑功能的表示方法 用来表

3、示逻辑函数的几种方法逻辑图、真值表、卡诺图、逻辑表达式及时间图等，都可以用来表示组合电路的逻辑功能。 三、组合逻辑电路的分类三、组合逻辑电路的分类 1、按照逻辑功能特点不同划分：加法器、比较器、按照逻辑功能特点不同划分：加法器、比较器、编码器、译码器、数据选择器和分配器、只读存储器等。编码器、译码器、数据选择器和分配器、只读存储器等。 2、按照运用根本开关元件不同划分：、按照运用根本开关元件不同划分：CMOS、TTL等。等。 3、按照集成度不同划分：、按照集成度不同划分：SSISmall Scale IC，小规，小规模集成电路模集成电路 、MSI Medium Scale IC，中规模集成，中

4、规模集成电路电路 、LSI Large Scale IC，大规模集成电路，大规模集成电路 、VLSI Very Large Scale IC，超大规模集成电路，超大规模集成电路 等。等。 3.1 组合电路的根本分析方法和设计方法 一、分析方法 根据给定的逻辑图写出输出函数的逻辑表达式。 化简逻辑表达式，求出输出函数的最简与或表达式。 列出输出函数的真值表。 描画电路的逻辑功能。 所谓组合逻辑电路的分析，就是根据给定的逻辑电路所谓组合逻辑电路的分析，就是根据给定的逻辑电路图，求出电路的逻辑功能。图，求出电路的逻辑功能。 3.1.1 组合电路的根本分析方法 给定组合逻辑电路给定组合逻辑电路写输出逻

5、辑表达式写输出逻辑表达式化简化简分析其功能分析其功能列出真值表列出真值表分析其功能分析其功能二、分析举例二、分析举例解解 ： 、根据逻辑图写输出逻辑表达式并化简、根据逻辑图写输出逻辑表达式并化简例例1：组合逻辑电路如图，：组合逻辑电路如图，试分析其逻辑功能。试分析其逻辑功能。、根据逻辑表达式列真值表、根据逻辑表达式列真值表、由真值表分析逻辑功能、由真值表分析逻辑功能当当ABAB一样时，输出为一样时，输出为0 0当当ABAB相异时，输出为相异时，输出为1 1异或功能。异或功能。&YAB01100 00 11 01 1YA BBABABABABAABBABAABBABAABY)()(解：、

6、根据逻辑图写输出逻辑表达式解：、根据逻辑图写输出逻辑表达式例例2：组合逻辑电路如图，试分析其逻辑功能。：组合逻辑电路如图，试分析其逻辑功能。Y31111ABCYY1Y21BBACBABYYYYBYYYBAYCBAY 21321321,、化简逻辑表达式、化简逻辑表达式ABBABACBABBACBAY 电路的输出Y只与输入A、B有关，而与输入C无关。Y和A、B的逻辑关系为与非运算的关系。、电路的逻辑功能、电路的逻辑功能 例例3：试分析以下图所示电路的逻辑功能，图中输入：试分析以下图所示电路的逻辑功能，图中输入信号信号A、B、C、D是一组是一组4位二进制代码。位二进制代码。 解： 写输出函数Y的逻辑

7、表达式DXDXDXYCWCWCWXBABABAW 进展化简进展化简DCABCDBABCDADCBADABCDCBADCBADCBADXDXYABCCBACBACBACWCWXBABABABABAW &ABW&CX&DY 解： 列真值表 如右表所示。 功能阐明功能阐明 由右表所示真值表可以明显看出，如由右表所示真值表可以明显看出，如3.1.1所示逻辑图是一检奇电路，即当输入所示逻辑图是一检奇电路，即当输入4位二进制代码位二进制代码A、B、C、D的取值中，的取值中，1的的个数为奇数时输出个数为奇数时输出Y为为1，反之，为偶数时，反之，为偶数时输出输出Y为为0。0110100

8、1100101100 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1YA B C D例例4 4：试分析图示电路的逻辑功能。：试分析图示电路的逻辑功能。解：解：第一步：由逻辑图第一步：由逻辑图可以写输出可以写输出F F的逻的逻辑表达式为：辑表达式为： BCACABF第二步：原式可变换为第二步：原式可变换为 第四步：确定电路的逻辑第四步：确定电路的逻辑功能。功能。 由真值表可知，三个变量由真值表可知，三个变量输入，只需两个输入

9、，只需两个及两个以上变量取值为及两个以上变量取值为1 1时，时，输出才为输出才为1 1。可见电路可实现。可见电路可实现多数表决逻辑功能。多数表决逻辑功能。+FAB AC BCAB AC BC第三步：列出真值表如表所示。第三步：列出真值表如表所示。ABCF00000100001001111000101111011111 3.1.2 组合电路的根本设计方法 一、设计方法 根据要求，设计出适宜需求的组合逻辑电路应该遵照的根本步骤，可以大致归纳如下： 1、进展逻辑笼统 分析设计要求，确定输入、输出信号及它们之间的因果关系。 设定变量，即用英文字母表示有关输入、输出信号，表示输入信号者称为输入变量，有时

10、也简称为变量，表示输出信号者称为输出变量，有时也称为输出函数或简称函数。 组合逻辑功辑电路的设计是根据给定的实践逻辑问题，组合逻辑功辑电路的设计是根据给定的实践逻辑问题，求出实现其逻辑功能的逻辑电路。求出实现其逻辑功能的逻辑电路。 形状赋值，即用形状赋值，即用0 0和和1 1表示信号的有关形状。表示信号的有关形状。 列真值表。根据因果关系，把变量的各种取值和相列真值表。根据因果关系，把变量的各种取值和相应的函数值，以表格方式一一列出，而变量取值顺序那应的函数值，以表格方式一一列出，而变量取值顺序那么常按二进制数递增陈列，也可按循环码陈列。么常按二进制数递增陈列，也可按循环码陈列。 2 2、进展

11、化简、进展化简 输入变量比较少时，可以用卡诺图化简。输入变量比较少时，可以用卡诺图化简。 输入变量比较多用卡诺图化简不方便时，可以用公输入变量比较多用卡诺图化简不方便时，可以用公式法化简。式法化简。 3 3、画逻辑图、画逻辑图 变换最简与或表达式，求出所需求的最简式。变换最简与或表达式，求出所需求的最简式。 根据最简式画出逻辑图。根据最简式画出逻辑图。 二、设计举例二、设计举例 例1：试设计一个三人多数表决电路，要求提案经过时输出为1，否那么为0。 解：分析：“多数表决电路是按照少数服从多数的原那么对某项决议进展表决，确定能否经过。 令 逻辑变量A、B、C 分别代表参与表决的3个成员，并商定逻

12、辑变量取值为0表示反对，取值为1表示赞成； 逻辑函数Y表示表决结果。Y取值为0表示决议被否认，Y取值为1表示决议经过。 按照少数服从多数的原那么可知，函数和变量的关系是：当3个变量A、B、C中有2个或2个以上取值为1时，函数Y的值为1，其他情况下函数Y的值为0。1 1、列真值表、列真值表2 2、由真值表可写出：、由真值表可写出：Y(A,B,C)=m(3,5,6,7)Y(A,B,C)=m(3,5,6,7)11100001BC00 01 11 10 01AY3 3、填卡诺图化简逻辑函数、填卡诺图化简逻辑函数000101110 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1

13、 1YA B C 4、 输出函数式输出函数式Y=AB+BC+AC5 5、用与门、或门设计、用与门、或门设计电路电路6 6、用与非门设计电路、用与非门设计电路ACBCABY 思索：假设只用二输入与非门设计电路，如何画逻辑图？提示：提示：的方式画逻辑图。的方式画逻辑图。将函数式化为将函数式化为ACBCABY)(&11ABCY&ABCY&ACABACABY首先确定输入变量：首先确定输入变量： 设：设：A,B,CA,B,C为输入变量分别代表参与表决的逻辑变量，为输入变量分别代表参与表决的逻辑变量，Y Y为输出为输出变量，表示输出结果。变量，表示输出结果。 规定：A,B,C为1表

14、示赞成，为0表示反对。Y=1表示经过，Y=0 表示反对。ABAC第二步：函数化简第二步：函数化简第三步：画逻辑电路图第三步：画逻辑电路图解：第一步：列真值表解：第一步：列真值表真值表真值表ABCY00000010010001101000101111011111ABCY& 例2：设计一个三变量表决器，其中A具有否决权。BCA0001111001111 例例3 3：设计一个楼上、楼下开关的控制逻辑电路来控制楼梯上：设计一个楼上、楼下开关的控制逻辑电路来控制楼梯上的路灯，使之在上楼前，用楼下开关翻开电灯，上楼后，用楼的路灯，使之在上楼前，用楼下开关翻开电灯，上楼后，用楼上开关关灭电灯；或者在

15、下楼前，用楼上开关翻开电灯，下楼上开关关灭电灯；或者在下楼前，用楼上开关翻开电灯，下楼后，用楼下开关关灭电灯。后，用楼下开关关灭电灯。 解：设定变量和形状赋值：设楼上开关为解：设定变量和形状赋值：设楼上开关为A，楼下开关为，楼下开关为B，灯泡为灯泡为Y。并设。并设A、B闭合时为闭合时为1，断开时为，断开时为0；灯亮时；灯亮时Y为为1，灯，灯灭时灭时Y为为0。 列真值表：根据逻辑要求列出真值表如下。列真值表：根据逻辑要求列出真值表如下。 逻辑表达式：由真值表逻辑表达式：由真值表得逻辑逻辑表达式得逻辑逻辑表达式BABAY已为最简与或表达式A BY0 000 111 011 10画逻辑电路图：画逻辑

16、电路图：ABY&ABY=1用与非门实现BABAYBAY用异或门实现BABAY 例4：设计一个路灯控制电路，要务虚现的功能是：当总电源开封锁合时，安装在三个不同地方的三个开关都能独立地将灯翻开或熄灭；当总电源开关断开时，路灯不亮。 解： 逻辑笼统 输入、输出信号：输入信号是四个开关的形状，输出信号是路灯的亮、灭。 设定变量用S表示总电源开关，用A、B、C表示安装在三个不同地方的分开关，用Y表示路灯。 形状赋值：用0表示开关断开和灯灭，用1表示开封锁合和灯亮。 列真值表：由题意不难了解，普列真值表：由题意不难了解，普通地说，四个开关是不会在同一时辰通地说，四个开关是不会在同一时辰动作的，反

17、映在真值表中任何时辰都动作的，反映在真值表中任何时辰都只会有一个变量改动取值，因此按循只会有一个变量改动取值，因此按循环码陈列变量环码陈列变量S S、A A、B B、C C的取值较好，的取值较好，如右表所示。如右表所示。00000000101010100 0 0 00 0 0 10 0 1 10 0 1 00 1 1 00 1 1 10 1 0 10 1 0 01 1 0 01 1 0 11 1 1 11 1 1 01 0 1 01 0 1 11 0 0 11 0 0 0YS A B C 进展化简进展化简 由以下图所示由以下图所示Y Y的卡诺图可得的卡诺图可得101001010000000 0

18、BC10110001SA00 0111 10CBASCBASSABCCBSAY 画逻辑图画逻辑图 用异或门和与门实现。用异或门和与门实现。 变换表达式变换表达式 逻辑图：如以下图所示。逻辑图：如以下图所示。)()()()()()(CBASCBACBASCBCBABCCBASCBACBAABCCBASY11&ABCSY作业题作业题P225 题题3.1(a) P226 题题3.4P226 题题3.6 Y1一、填空题一、填空题 1、组合逻辑电路是指任何时辰电路的稳定输出，仅仅只决议、组合逻辑电路是指任何时辰电路的稳定输出，仅仅只决议于于( )。 该时辰各个输入变量的取值该时辰各个输入变量的取

19、值 2、从电路构造上看，组合逻辑电路是由常用门电路组合而成，、从电路构造上看，组合逻辑电路是由常用门电路组合而成，其中既无其中既无( )，也不包含，也不包含( )。可以存储信号的记忆元件可以存储信号的记忆元件 从输出到输入的反响衔接从输出到输入的反响衔接二、分析题二、分析题 1、组合电路如以下图所示，分析该电路的逻辑功能。、组合电路如以下图所示，分析该电路的逻辑功能。 &11ABCYP 解：解： 由逻辑图逐级写由逻辑图逐级写出逻辑表达式。为了写表达出逻辑表达式。为了写表达式方便，借助中间变量式方便，借助中间变量P PABCP ABCCABCBABCACPBPAPY 化简与变换。由于下一

20、步要列真值表，所以要经化简与变换。由于下一步要列真值表，所以要经过化简与变换，使表达式有利于列真值表，普通应变过化简与变换，使表达式有利于列真值表，普通应变换成与换成与或式或最小项表达式。或式或最小项表达式。CBAABCCBAABCCBAABCY )(A B CY0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 101111110 由表达式列出真值表，见表。由表达式列出真值表，见表。经过化简与变换的表达式为两个最小经过化简与变换的表达式为两个最小项之和的非，所以很容易列出真值表。项之和的非，所以很容易列出真值表。 分析逻辑功能分析逻辑功能 由真值表可知，当由真值表可

21、知，当A A、B B、C C三个变三个变量不一致时，电路输出为量不一致时，电路输出为“1 1，所以，所以这个电路称为这个电路称为“不一致电路。不一致电路。 2、电路如以下图所示，要求：写出、电路如以下图所示，要求：写出F的表达式；阐明电路的表达式；阐明电路的逻辑功能；用最简的逻辑电路实现的逻辑功能；用最简的逻辑电路实现F。 &11ABCF111&111& 解：解： 由逻辑图写出由逻辑图写出逻辑表达式逻辑表达式 CBABACBACBAABCBAABCBAABCBAABCF 列真值表如左，可见该电路是三变列真值表如左，可见该电路是三变量的奇校验电路。量的奇校验电路。A B

22、CF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 101101001 实现实现F F的最简逻辑电路如以下图所示。的最简逻辑电路如以下图所示。BCF1 11 1A三、设计题三、设计题 1、设计一个组合电路，其输入是、设计一个组合电路，其输入是3位二进制数位二进制数BB2B1B0，输，输出是出是Y12B、Y2B2，Y1、Y2也是二进制数。也是二进制数。 解：解：3 3位二进制数位二进制数B B的最大值为的最大值为7 7，所以，所以Y1Y12B2B的最大的最大值为值为1414，因此，因此Y1Y1为为4 4位二进制数，令位二进制数，令Y1Y1Z3Z2Z1Z0Z3Z2Z1

23、Z0；Y2Y2B2B2的最大值为的最大值为4949，因此，因此Y2Y2为为6 6位二进制数，令位二进制数，令Y2Y2 F5F4F3F2F1F0F5F4F3F2F1F0。列真值表如下：。列真值表如下：B2 B1 B0Z3 Z2 Z1 Z0F5 F4 F3 F2 F1 F00 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 0 00 0 1 00 1 0 00 1 1 01 0 0 01 0 1 01 1 0 01 1 1 00 0 0 0 0 00 0 0 0 0 10 0 0 1 0 00 0 1 0 0 10 1 0 0 0 00 1 1 0 0 11 0

24、 0 1 0 01 1 0 0 0 1 由表可知，由表可知， Y1 Y1 相当于相当于B B左移一位，左移一位，右端补零，故右端补零，故 Z3=B2 Z3=B2 ，Z2=B1Z2=B1， Z1=B0 Z1=B0 ，Z0=0Z0=0012012302120120120124120120125BBBBBBFBBBBBBBBBBBBBFBBBBBBBBF 00202012012012012010101201220BBBBBBBBBBBBBBBBBFFBBBBBBBBF B2B1B0 1 & F0F1&1F2F3 &1& F4F511Z3Z2Z1Z00010120120

25、123021241250BFFBBFBBBBBBFBBBBFBBF 00011223 ZBZBZBZ 由由 画出逻辑电路图如下。画出逻辑电路图如下。 3.2 加法器和数值比较器 一、半加器和全加器 3.2.1 加法器 1 1、半加器、半加器能对两个1位二进制数进展相加而求得和及进位的逻辑电路称为半加器。半加器真值表Ai BiSi Ci0 00 11 01 10 01 01 00 1iiiiiiiiiiBACBABABAS=1&AiBiSiCiAiBiSiCiCO半加器符号半加器电路图加数加数本位本位的和的和向高向高位的位的进位进位2 2、全加器、全加器能对两个1位二进制数进展相加并思索

26、低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。Ai Bi Ci-1Si Ci0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 1 AiBiCi-1000111100010111010 Si的卡诺图 AiBiCi-1000111100001010111 Ci的卡诺图1111iiiiiiiiiiiiiCBACBACBACBAS11iiiiiiiCBCABACAi、Bi：加数， Ci-1：低位来的进位，Si：本位的和， Ci：向高位的进位。11iiiiiiiCBCABAC 用与门和或门实现用与

27、门和或门实现1111iiiiiiiiiiiiiCBACBACBACBAS国标符号AiBiCi-1SiCiCI CO Si Ci 1 11 Ai Bi Ci-1 1 1 & & & & & & & 用与或非门实现用与或非门实现 AiBiCi-1000111100010111010 Si的卡诺图 AiBiCi-1000111100001010111 Ci的卡诺图1111iiiiiiiiiiiiiCBACBACBACBAS11iiiiiiiCBCABAC先求Si和Ci。为此，合并值为0的最小项。再取反，得：1111iiiiiiiiiiiiiiC

28、BACBACBACBASS11iiiiiiiiCBCABACCCiSi & 1 & 1AiBiCi-11111111iiiiiiiiiiiiiCBACBACBACBAS11iiiiiiiCBCABAC实现多位二进制数相加的电路称为加法器。1、4位串行进位加法器位串行进位加法器 C3 S3 C2 S2 C1 S1 C0 S0C0-1A3 B3 A2 B2 A1 B1 A0 B0COCOCOCOCICICICI 二、加法器 由于每一位相加结果，必需等到低一位的进位产生以由于每一位相加结果，必需等到低一位的进位产生以后才干建立，因此这种构造也叫做逐位进位加法器。后才干建立，因此这种构

29、造也叫做逐位进位加法器。其特点是构造简单，最大缺陷是运算速度慢。为了提高运其特点是构造简单，最大缺陷是运算速度慢。为了提高运算速度，必需减小或消除由于进位信号逐位传送所耗费的时间，算速度，必需减小或消除由于进位信号逐位传送所耗费的时间，采用超前进位加法器。采用超前进位加法器。2、超前进位加法器并行进位加法器、超前进位加法器并行进位加法器100000100100000)(CBABACBCABAC4位加法器中，第位加法器中，第1位全加器的输入进位信号的表达式为位全加器的输入进位信号的表达式为第第2 2位全加器的输入进位信号的表达式为位全加器的输入进位信号的表达式为)()()(10000011110

30、11111CBABABABACBABAC第第3 3位全加器的输入进位信号的表达式为位全加器的输入进位信号的表达式为 )()()()(10000011112222122222CBABABABABABACBABAC 而而4 4位加法器输出进位信号的表达式，即第位加法器输出进位信号的表达式，即第3 3位加法运算时产生位加法运算时产生的要送给更高位的进位信号的表达式为的要送给更高位的进位信号的表达式为)()()()()(100000111122223333233333CBABABABABABABABACBABAC 显而易见，只需显而易见，只需A3A3、A2A2、A1A1、A0 A0 、B3B3、B2B

31、2、B1B1、B0B0和和C0-1C0-1给出给出之后，便可按上述表达式直接确定之后，便可按上述表达式直接确定C3C3、C2C2、C1C1、C0C0。因此假设用。因此假设用门电路实现上述逻辑关系，并将结果送到相应全加器的进位输入门电路实现上述逻辑关系，并将结果送到相应全加器的进位输入端，就会极大地提高加法运算速度，由于高位的全加运算再也不端，就会极大地提高加法运算速度，由于高位的全加运算再也不需等待了。需等待了。4 4位超前进位加法器就是由四个全加器和相应的进位逻位超前进位加法器就是由四个全加器和相应的进位逻辑电路组成的。辑电路组成的。 图图(a)(a)是是4 4位超前进位加法器的逻辑电路构造

32、表示图。图位超前进位加法器的逻辑电路构造表示图。图(b)(b)、(c)(c)是相应的是相应的CMOSCMOS与与TTLTTL集成电路的型号与引脚图。集成电路的型号与引脚图。 用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。一、一、1 1位数值比较器位数值比较器 设AiBi时Li1； AiBi时Gi1； AiBi时Mi1。得1位数值比较器的真值表。 3.2.2 数值比较器 0 1 00 0 11 0 00 1 00 00 11 01 1Li (Ai Bi) Gi (Ai= Bi) Mi (Ai Bi) Ai Bi逻逻辑辑表表达达式式逻逻辑辑图图iiiiiiiiiiiBAMBA

33、BAGBAL Ai Bi 1 1 MiGi Li& 1 & & & Ai Bi 1 1 & Mi Gi Li & & 逻逻辑辑表表达达式式逻逻辑辑图图iiiiiiiiiiiBAMBABAGBALiiiiiiiiiiiiiiiiiiiBAMBABABABABABAGBAL二、二、4 4位数值比较器位数值比较器 4 位数值比较器,要比较的是两个4 位二进制数A = A3 A2A1A0、B =B3B2B1B0 。比较结果用L、G、M 表示，且A B 时L=1, AB时G=1，AB时M=1。 1、比较方法，输入输出之间因果关系分析 从最高位开场比

34、较，依次逐位进展，直到比较出结果为止。 假设A3B3，那么AB，L=1 、G=M=0。 当A3=B3即G3=1时,假设A2B2，那么AB，L=1 、G=M=0。 当A3=B3、A2=B2即G3=G2=1时,假设A1B1，那么AB，L=1 、G=M=0。 当A3=B3、A2=B2 、A1=B1即G3=G2=G1=1时,假设A0B0，那么AB，L=1 、G=M=0。 对AB即L=1，上述四种情况是或的逻辑关系。 只需当A3=B3、A2=B2 、A1=B1 、A0=B0即G3=G2=G1=G0=1时,才会有A=B即G=1。显然，对于A=B即G=1，G3、G2、G1、G0与的逻辑关系。 假设A不大于B

35、也不等于B，即L=G=0时，那么AB即M=1。 2、逻辑表达式 根据上述比较方法和输入输出之间因果关系分析，可以直接写出L、G、M的逻辑表达式GLGLMGGGGGLGGGLGGLGLL01230123123233 对比上述表达式也也可以写出对比上述表达式也也可以写出GMGMLGGGGGMGGGMGGMGMM01230123123233 3、逻辑图 变换表达式结果如下，利用1位数值比较器的逻辑图，可画出4位数值比较器的逻辑图。GMLGGGGGMGGGMGGMGMM01230123123233)()()(GMLGGGGGMGGGMGGMGMM01230123123233)()()( 4、集成数值比

36、较器 把实现数值比较功能的电路集成在一个芯片上便构成了集成数值比较器。以下图是4位集成数值比较器的外引脚功能端陈列图。(a) TTL数值比较器引脚图 16 15 14 13 12 11 10 974LS85 1 2 3 4 5 6 7 8VCC A3 B2 A2 A1 B1 A0 B0B3 AB FAB FA=B FAB FAB AB A=B A1 VSS(b) CMOS数值比较器引脚图下表是下表是4 4位集成数值比较器的真值表。位集成数值比较器的真值表。作业题作业题P225 题题3.2(b) P226 题题3.9一、填空题一、填空题 1、两个、两个1位二进制数相加叫做位二进制数相加叫做( )

37、。两个同位的加数和来自。两个同位的加数和来自低位的进位三者相加叫做低位的进位三者相加叫做( )。半加器半加器 2、比较两个多位二进制数大小能否相等的逻辑电路，称为、比较两个多位二进制数大小能否相等的逻辑电路，称为( )。 数值比较器数值比较器二、单项选择题二、单项选择题 1、如需求判别两个二进制数的大小或相等，可以运用、如需求判别两个二进制数的大小或相等，可以运用( )电电路。路。 A、译码器、译码器 B、编码器、编码器 C、数据选择器、数据选择器 D、数据比较器、数据比较器D全加器全加器 2、只思索本位数而不思索低位来的进位的加法称为、只思索本位数而不思索低位来的进位的加法称为 ( )。 A

38、、全加、全加 B、半加、半加 C、全减、全减 D、半减、半减B 3.3.1 编码器 编码编码 用文字、符号或者数字表示特定用文字、符号或者数字表示特定对象的过程都可叫做编码。对象的过程都可叫做编码。 实现编码功能的电路实现编码功能的电路 编码器编码器 二进制编码器二进制编码器 二二-十进制编码器十进制编码器 优先编码器优先编码器 编码器编码器(即即Encoder) 被编被编信号信号 二进制二进制代码代码 编编码码器器 一、二进制编码器 1 1、3 3位二进制编码位二进制编码 输入是八个需求进展编码的信号用输入是八个需求进展编码的信号用I0I0I7I7表示，输出是用来进表示，输出是用来进展编码的

39、展编码的3 3位二进制代码，用位二进制代码，用Y0Y0、Y1 Y1 、Y2Y2表示。该编码器在任何表示。该编码器在任何时辰，只能对一个输入信号进展编码，即不允许有两个和两个以时辰，只能对一个输入信号进展编码，即不允许有两个和两个以上输入信号同时存在，也就是上输入信号同时存在，也就是I0I0、I1I1、I7I7是一组相互排斥的变是一组相互排斥的变量。量。真值表真值表0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1I0I1I2I3I4I5I6I7Y2 Y1 Y0输出输入逻辑表达式逻辑表达式753175310763276321765476542IIIIIIIIYIII

40、IIIIIYIIIIIIIIY753175310763276321765476542IIIIIIIIYIIIIIIIIYIIIIIIIIYI7I6I5I4 I3I2 I1 I0Y2 Y1 Y0I7I6I5I4 I3I2 I1 I0Y2 Y1 Y0(a) 由或门构成(b) 由与非门构成111&逻辑图逻辑图2 2、3 3位二进制优先编码器位二进制优先编码器 在优先编码器中允许几个信号同时输入，但是电路只对其中优先级别最高的进展编码，不理睬级别低的信号。即在优先编码器中优先级别高的信号排斥级别低的，即具有一方面排斥的特性。输 入I7 I6 I5 I4 I3 I2 I1 I0输 出Y2 Y1

41、Y010 10 0 10 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 11 1 11 1 01 0 11 0 00 1 10 1 00 0 10 0 0设I7的优先级别最高，I6次之，依此类推，I0最低。真真值值表表12463465671234567345675677024534567234567345676771456745675676772IIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIY逻辑表达式逻辑表达式逻辑图逻辑图111111&1

42、&Y2 Y1 Y0I7 I6 I5 I4 I3 I2 I1 I08线线-3线优先编码器线优先编码器 假设要求输出、输入均为反变量，那么只需在图中的每一个输出端和输入端都加上反相器就可以了，如教材P164图3.3.6所示。3 3、集成、集成3 3位二进制优先编码器位二进制优先编码器集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148VCC YS YEX I3 I2 I1 I0 Y0I4 I5 I6 I7 ST Y2 Y1 GND 16 15 14 13 12 11 10 974LS148 1 2 3 4 5 6 7 8 Y2 Y1 Y0 YS YEXST I7

43、I6 I5 I4 I3 I2 I1 I0 6 7 9 15 1474LS148 5 4 3 2 1 13 12 11 10(a) 引脚排列图(b) 逻辑功能示意图ST为选通输入端，当ST0时允许编码；当ST1时Y2、Y1、Y0和YS 、YEX均封锁，编码被制止。YS为选通输出端，通常接至低位芯片的ST端。YS和ST配合可以实现多级编码器之间的优先级别的控制。YEX为扩展输出端，是控制标志。YEX0表示是编码输出；YEX1表示不是编码输出。集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148的真值表的真值表输入：逻辑输入：逻辑0(0(低电平有效低电平有效输出：逻辑输出：

44、逻辑0(0(低电平有效低电平有效输 入输 出ST01234567 IIIIIIII012 YYYEXYSY10000000001 1 1 1 1 1 1 1 0 1 0 1 1 0 1 1 1 0 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 01 1 11 1 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 11 00 10 10 10 10 10 10 10 1集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148的级联的级联16线线-4线优先编码器线优先编码器优先级别从01

45、5 II递降 Y0 Y1 Y2 Y3 YEX Y0 Y1 Y2 YEXYS 低位片 ST I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 YEXYS 高位片 ST I0 I1 I2 I3 I4 I5 I6 I7I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I11 I12 I13 I14 I15&输 入I输 出Y3 Y2 Y1 Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0

46、0 01 0 0 11、8421 BCD码编码器码编码器输入输入10个互斥的数码个互斥的数码输出输出4位二进制代码位二进制代码真真值值表表 二、二十进制编码器 983IIY逻辑表达式逻辑表达式I9 I8 I7I6I5I4 I3I2 I1 I0Y3 Y2 Y1 Y0(a) 由或门构成1111I9 I8 I7I6I5I4 I3I2 I1 I0(b) 由与非门构成Y3 Y2 Y1 Y0&逻辑图逻辑图97531975310763276321765476542IIIIIIIIIIYIIIIIIIIYIIIIIIIIY98III9 I8 I7 I6 I5 I4 I3 I2 I1 I0Y3 Y2 Y

47、1 Y01 0 1 0 0 1 0 0 0 10 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 11 0 0 11 0 0 00 1 1 10 1 1 00 1 0 10 1 0 00 0 1 10 0 1 00 0 0 10 0 0 02、8421 BCD码优先编码器码优先编码器真值表真值表优先级别从 I9至 I0递降逻辑表达式逻辑表达式8993IIIY1246834685687891234567893456789567897899024589345896897892

48、34567893456789678978914895896897894567895678967897892IIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIY89II 逻辑图逻辑图11111111 I9 I8 I7 I6 I5 I4 I3 I2 I1 I0 Y3 Y2 Y1 Y01 &1 &1&110线-4线优先编码器 在每一个输入端和输出端都加上反相器，便可得到输入和输出均为反变量的8421 BCD码

49、优先编码器，如教材P170图3.3.12所示。 16 15 14 13 12 11 10 974LS147 1 2 3 4 5 6 7 8VCC NC Y3 I3 I2 I1 I9 Y0I4 I5 I6 I7 I8 Y2 Y1 GND3、集成、集成10线线-4线优先编码器线优先编码器输入端和输出端都是低电平有效 3.3.2 译码器 译码是编码的逆过程。译码是编码的逆过程。 把代码形状的特定含义把代码形状的特定含义“翻翻译译 出来的过程叫做译码。出来的过程叫做译码。 实现译码功能的电路实现译码功能的电路 译码器译码器 二进制译码器二进制译码器 二二 - 十进制译码器十进制译码器 数码显示译码器数

50、码显示译码器 译码器译码器(即即 Decoder) 二进制二进制代码代码 与输入代与输入代码对应的码对应的特定信息特定信息 译译码码器器 一、二进制译码器一、二进制译码器 设二进制译码器的输入端为设二进制译码器的输入端为n n个，那么输出端为个，那么输出端为2n2n个，且对应于输入代码的每一种形状，个，且对应于输入代码的每一种形状，2n2n个输出中个输出中只需一个为只需一个为1 1或为或为0 0，其他全为，其他全为0 0或为或为1 1。n 位位二进制二进制代码代码 2n 位位译码译码输出输出二进制二进制译码器译码器 译码输出译码输出100011010001001010000100Y3Y2Y1Y

51、0A0A1译码输入译码输入译码输出高电平有效译码输出高电平有效译码输出译码输出011111101101110110111000Y3Y2Y1Y0A0A1译码输入译码输入0000译码输出低电平有效译码输出低电平有效1、3位二进制译码器位二进制译码器A2 A1 A0Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y70 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0 0 0 0 0 0 00 1 0 0 0 0 0 00 0 1 0 0 0 0 00 0 0 1 0 0 0 00 0 0 0 1 0 0 00 0 0 0 0 1 0 00 0 0 0 0 0 1 00

52、0 0 0 0 0 0 1真值表真值表输入：输入：3位二进制代码位二进制代码输出：输出：8个互斥的信号个互斥的信号01270126012501240123012201210120AAAYAAAYAAAYAAAYAAAYAAAYAAAYAAAY&111 A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0逻辑表达式逻辑表达式逻辑图逻辑图电路特点：与门组成的阵列电路特点：与门组成的阵列2 2、集成、集成3 3线线8 8线译码器线译码器A2、A1、A0为二进制译码输入端， 为译码输出端低电平有效，S1、 、为选通控制端。当S11、 时，译码器处于任务形状;当S10、时，译码器处于

53、制止形状。07YY2S3S032SS132SS 16 15 14 13 12 11 10 974LS 1 2 3 4 5 6 7 8VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6A0 A1 A2 S3 S2 S1 Y7 GND74LS Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 S3 S2 S1Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 STB STC STA(a) 引脚陈列图(b) 逻辑功能表示图真值表真值表1 1 1 1 1 1 1 01 1 1 1 1 1 0 11 1 1 1 1 0 1 11 1 1 1 0 1 1 11 1 1 0 1 1 1

54、11 1 0 1 1 1 1 11 0 1 1 1 1 1 10 1 1 1 1 1 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 11 0 0 0 01 0 0 0 11 0 0 1 01 0 0 1 11 0 1 0 01 0 1 0 11 0 1 1 01 0 1 1 10 1 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0S1 S2+S3 A2 A1 A0输出输入3 3、二进制译码器的级联、二进制译码器的级联 当输入二进制代码的位数比较多时，可以把几个二进制译码器级联起来完成其译码操作。以下图是把两片74LS级联起来构成的4线16线译码器。1Y0Y7Y8Y9Y15Y1

55、Y0 Y1Y7A0 A1 A2 STBSTCSTA74LS(1)Y0 Y1Y7A0 A1 A2 STBSTCSTA74LS(2)A0 A1 A2 A30S3S2S1S1S2S3S 当当A30时，时，片片(1) 任务，片任务，片(2) 被制止。被制止。 当当A31时，片时，片(1) 被制止，被制止，片片(2) 任务。任务。二十进制译码器的输入是十进制数的4位二进制编码BCD码，分别用A3、A2、A1、A0表示；输出的是与10个十进制数字相对应的10个信号，用Y9Y0表示。由于二十进制译码器有4根输入线，10根输出线，所以又称为4线10线译码器。二、二、 二二- -十进制译码器十进制译码器1、84

56、21 BCD码译码器码译码器 把二十进制代码翻译成把二十进制代码翻译成1010个十进制数个十进制数字信号的电路，称为二十进制译码器。字信号的电路，称为二十进制译码器。A3 A2 A1 A0Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 0 0 0 0 0 0 10 0 0 0 0 0 0 0 1 00 0 0 0 0 0 0 1 0 00 0 0 0 0 0 1 0 0 00 0 0 0 0 1 0 0 0 00 0 0 0 1 0

57、0 0 0 00 0 0 1 0 0 0 0 0 00 0 1 0 0 0 0 0 0 00 1 0 0 0 0 0 0 0 01 0 0 0 0 0 0 0 0 0真值表真值表01239012380123701236012350123401233012320123101230 AAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAY A0 A1 A2 A3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y91111&逻辑表达式逻辑表达式逻辑图逻辑图采用完全译码方案 A0 A1 A2 A3 Y0 Y1 Y2 Y3 Y4 Y5

58、 Y6 Y7 Y8 Y91111&将与门换成与非门，那么输将与门换成与非门，那么输出为反变量，即为低电平有出为反变量，即为低电平有效。效。、集成、集成8421 BCD码译码器码译码器74LS42 16 15 14 13 12 11 10 974LS42 1 2 3 4 5 6 7 8VCC A0 A1 A2 A3 Y9 Y8 Y7Y0 Y1 Y2 Y3 Y4 Y5 Y6 GND 74LS42 A0 A1 A2 A3Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9A0 A1 A2 A3(a) 引脚排列图(b) 逻辑功能示

59、意图输出为反变量，即为低电平有效，并且采用完全译码方案。gfedcba 由七段发光二极管构成由七段发光二极管构成例：例： 共阴极接法共阴极接法a b c d e f g 0 1 1 0 0 0 01 1 0 1 1 0 1低低电电平平常常发发光光高高电电平平常常发发光光共阳极接法共阳极接法abcgdefgfedcba共阴极接法共阴极接法abcdefg1 1、数码显示器、数码显示器三、显示译码器三、显示译码器dgfecba二二 十十进进制制代代码码2 2、显示译码器、显示译码器Q3 Q2Q1Q0agfedcb译译码码器器二二 十十进进制制代代码码100101111117个个4位位gfedcbaQ

60、3 Q2 Q1 Q0a b c d e f g 0 0 0 0 1 1 1 1 1 1 0 00 0 0 1 0 1 1 0 0 0 0 10 0 1 0 1 1 0 1 1 0 1 20 0 1 1 1 1 1 1 0 0 1 30 1 0 0 0 1 1 0 0 1 1 40 1 0 1 1 0 1 1 0 1 1 50 1 1 0 1 0 1 1 1 1 1 60 1 1 1 1 1 1 0 0 0 0 71 0 0 0 1 1 1 1 1 1 1 81 0 0 1 1 1 1 1 0 1 1 9共阳极共阳极7 7段显示译码器真值表段显示译码器真值表输入输出字形A3 A2 A1 A0Ya Yb Yc Yd Ye Yf Yg0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 0 0 0 11 0 0 1 1 1 10 0 1 0 0 1 00 0 0 0 1 1 01 0 0 1 1 0 00 1 0 0 1 0 0