第12章存储器及其接口ppt课件

1、第第12章章 存储器及其接口存储器及其接口 本章主要内容1半导体存储器及其典型芯片半导体存储器及其典型芯片2存储器接口技术存储器接口技术3高速缓存高速缓存Cache技术技术12.1 存储器概述存储器概述12.1.1 存储器的分类存储器的分类12.1.2 存储器的性能目的存储器的性能目的计算机存储器的性能目的很多，例如存储容量、计算机存储器的性能目的很多，例如存储容量、存取速度、存储器的可靠性、性能价钱比、功存取速度、存储器的可靠性、性能价钱比、功耗等。耗等。就功能和接口技术而言，最重要的性能目的是存就功能和接口技术而言，最重要的性能目的是存储器的存储容量和存取速度。储器的存储容量和存取速度。1

2、. 存储容量存储容量存储容量是存储器可以包容的二进制信息总量，存储容量是存储器可以包容的二进制信息总量，即存储信息的总位数即存储信息的总位数(bits)，也称存储器的位，也称存储器的位容量。容量。设存储器芯片的地址线和数据线位数分别是设存储器芯片的地址线和数据线位数分别是p和和q，那么该存储器芯片的编址单元总数为，那么该存储器芯片的编址单元总数为2p，该存储器芯片的位容量为该存储器芯片的位容量为2pq。2. 存取速度存取速度存储器的存取速度可用存储器的存取速度可用“存取时间存取时间和和“存储周存储周期期这两个时间参数来衡量。这两个时间参数来衡量。“存取时间存取时间(Access Time)是指

3、从是指从CPU发出有发出有效存储器地址从而启动一次存储器读效存储器地址从而启动一次存储器读/写操作，写操作，到该读到该读/写操作完成所阅历的时间。写操作完成所阅历的时间。n“存储周期存储周期(memory cycle)是延续启动两次独立的是延续启动两次独立的存储器操作所需的最小时间间隔。存储器操作所需的最小时间间隔。n由于存储器在完成读由于存储器在完成读/写操作之后需求一段恢复时间，写操作之后需求一段恢复时间，所以通常存储器的存储周期略大于存储器的存取时间。所以通常存储器的存储周期略大于存储器的存取时间。n假设假设CPU在小于存储周期的时间之内延续启动两次存在小于存储周期的时间之内延续启动两次

4、存储器访问，那么存取结果的正确性将不能得到保证。储器访问，那么存取结果的正确性将不能得到保证。12.1.3 存储系统的层次构造存储系统的层次构造n单独用同一种类型的存储器很难同时满足容量大、速单独用同一种类型的存储器很难同时满足容量大、速度快及价钱低这三方面的要求。度快及价钱低这三方面的要求。n为了发扬各种不同类型存储器的优点，避开其弱点，为了发扬各种不同类型存储器的优点，避开其弱点，应把它们合理地组织起来，这就出现了存储系统层次应把它们合理地组织起来，这就出现了存储系统层次构造的概念。构造的概念。n实践计算机系统中的存储器层次构造如图实践计算机系统中的存储器层次构造如图12.1所示。所示。n

5、 图图12.1 存储系统的层次构造存储系统的层次构造CPU存放器组高速缓存 (Cache)M1M4M3M2Mn外存1外存4外存3外存2外存m虚存( virtual memory )主存外存n上述四级存储系统也可看成两个二级系统：n 高速缓存主存； n 主存外存。n这两个二级系统的根本功能和设计目的是不一样的，前者的主要目的是为提高CPU访问存储器的速度，而后者是为了弥补主存容量的缺乏。12.1.4 内存储器的根本构造及其数据组织内存储器的根本构造及其数据组织1. 内存储器根本构造内存储器根本构造计算机内存储器的根本构造及其与计算机内存储器的根本构造及其与CPU的衔接情的衔接情况如图况如图12.

6、2所示，其中虚线框内为内存储器。所示，其中虚线框内为内存储器。该图中表示了内存储器与该图中表示了内存储器与CPU之间的地址、数之间的地址、数据以及控制信息的流动概略。据以及控制信息的流动概略。图图12.2 内存储器根本构造内存储器根本构造CPU时序与控制MAR地址译码器读/写驱动器MDR存储体存储体MB存储单元存储单元控制总线N位数据总线位数据总线M位地址总线位地址总线2. 内存储器中的数据组织内存储器中的数据组织在计算机系统中，作为一个整体一次读出或写入在计算机系统中，作为一个整体一次读出或写入存储器的数据称为存储器的数据称为“存储字存储字。存储字的位数。存储字的位数称为称为“字长字长。不同

7、机器的字长有所不同，例如：不同机器的字长有所不同，例如：8位机位机(如如8080/8085)的存储字是的存储字是8位字长位字长(即即一个字节一个字节)；16位机位机(如如8086)的存储字是的存储字是16位字长；位字长；32位机位机(如如80386、80486及及Pentium等等)的存的存储字是储字是32位字长位字长。 一个多字节的存储字在内存中的存放情况通常有两种不同的格式:一种是如在Intel 80 x86系统中那样。一个多字节的存储字的地址是多个延续字节单元中最低端字节单元的地址，而此最低端存储单元中存放的是多字节存储字中最低字节。例如，32位(4字节)的存储字11223344H在内存

8、中的存放情况如图12.3(a)所示，该32位存储字的地址即是10000H。这种数据存放格式有人称其为“小尾存储格式(little endian memory format)；n另一种存放格式刚好是相反的陈列情况另一种存放格式刚好是相反的陈列情况.n例如，在例如，在Motorola的的680 x0系统中，系统中，32位存位存储字储字 11223344H的存放情况如图的存放情况如图12.3(b)所示所示.n 高字节数据高字节数据11H存放在最低地址单元存放在最低地址单元10000H中，中，32位的存储字的地址位的存储字的地址10000H指向最高字指向最高字节的存储单元。节的存储单元。n有人称这种存

9、放格式为有人称这种存放格式为“大尾存储格式大尾存储格式(big endian memory format)。图图12.3 多字节存储字的两种不同存放方式多字节存储字的两种不同存放方式44H33H22H11H11H22H33H44H10000H10001H10002H10003H10003H 10002H10001H 10000H(a) Intel 80 x86系统中系统中(b) Motorola 680 x0系统中系统中12.2 半导体存储器及其典型芯片半导体存储器及其典型芯片n半导体存储器从存储器任务特点及功能的角度，可分为读写存储器RAM和只读存储器ROM两大类，其详细分类如图12.4所示

10、。n本节将对RAM和ROM的任务原理及典型芯片进展分析和引见。图图12.4 半导体存储器的分类半导体存储器的分类半导体存储器半导体存储器EEPROMEPROMPROM掩膜式掩膜式ROM动态动态RAMDRAM静态静态RAMSRAM可读写存储器可读写存储器RAM只读存储器只读存储器ROMVolatile memoryNon-Volatile memory 12.2.1 可读写存储器可读写存储器RAM1. 静态静态RAM(SRAM)(1) 静态静态RAM的根本存储单元的根本存储单元根本存储单元根本存储单元(cells)是组成存储器的根底和中心，是组成存储器的根底和中心，用于存储一位二进制代码用于存储

11、一位二进制代码“0或者或者“1。 静态静态RAM的根本存储单元通常由的根本存储单元通常由6个个MOS管管组成，如图组成，如图12.5所示。所示。 图图12.5 六管静态六管静态RAM根本存储单元根本存储单元T6T8T7T5T3T4T2T1VccABD0X地址译码线(I/O)(I/O)接Y地址译码线D0SRAM的主要特点的主要特点n静态RAM存储电路MOS管较多，集成度不高，同时由于T1、T2管必定有一个导通，因此功耗较大。n静态RAM的优点是不需求刷新电路，从而简化了外部控制逻辑电路，此外静态RAM存取速度比动态RAM快，因此通常用作微型计算机系统中的高速缓存(Cache)。(2) 静态静态R

12、AM芯片举例芯片举例常用的静态常用的静态RAM芯片主要有芯片主要有6116、 6264、 62256、 628128等。等。下面重点引见下面重点引见6116芯片。芯片。 6116芯片是芯片是2K8位的高速静态位的高速静态CMOS可读写可读写存储器，存储器， 片内共有片内共有16384个根本存储单元。个根本存储单元。 6116的引脚如图的引脚如图12.6所示。所示。6116的内部功能框图如图的内部功能框图如图12.7所示。所示。图图12.6 6116芯片引脚图芯片引脚图表表12-1 6116芯片的任务方式芯片的任务方式工作方式001读读010写写1未选CSWEOE图图12.7 6116芯片内部功

13、能框图芯片内部功能框图行译码列 I/O列译码输入数据控制存储器阵列128 128A4A10I/O1I/O8CSOEWEA0A3A2A1VccGND(3) 静态静态RAM组成的存储矩阵和存储模块组成的存储矩阵和存储模块在微型计算机系统中，常利用存储矩阵和存储模在微型计算机系统中，常利用存储矩阵和存储模块组织内存空间。下面简单引见如何运用静态块组织内存空间。下面简单引见如何运用静态RAM构造存储矩阵和存储模块。构造存储矩阵和存储模块。2141芯片是芯片是4K1位的静态位的静态RAM，即它有，即它有4K个个存储单元，每个存储单元的位数为存储单元，每个存储单元的位数为1位，其引位，其引脚规划如图脚规划

14、如图12.8所示。所示。图图12.9那么是利用那么是利用2141芯片构造芯片构造16K8位存位存储矩阵的框图。储矩阵的框图。图图12.8 2141芯片引脚图芯片引脚图VccA10A7A6GND198765432181011121314151617A0WEDoutA5A4A3A2A1DinCSA11A9A8图图12.9 用用4kx1位芯片组成位芯片组成16kx8位存储矩阵位存储矩阵 Memory System Design Using ICs nMemory system designers use commercially available RAM chips to design large

15、r memory systems:the major steps in such memory designs are the following:n1. Based on speed and cost parameters,determining the types of memory ICs(static or dynamic) to be used in the design.n2. Selecting an available IC of the type selected above,based on access time requirements and other physic

16、al parameters,such as the restriction on the number of chips that can be used and the power requirements .It is generally better to select an IC with the largest capacity in order to reduce the number of ICs the system.n3. Determining the number of ICs neededN=(total memory capacity)/(chip capacity)

17、. 4. Arranging the above N ICs in a P*Q matrix,where Q=(number of bits per word in memory system)/(number of bits per word in the ICs) and P=N/Q.5. Designing the decoding circuitry to selcet a unique word corresponding to each address. We have not addressed the issue of memory control in this design

18、 procedure.The control unit of the computer system,of which the memory is a part,should produce control signals to strobe the address into the MAR,enable read/write .and gate the data in and out of MBR at appropriate times.nThe following example illustrates the design.nExample 3.4 nDesign a 4K*8 mem

19、ory .using Intel 2114 RAM chips n1、Number of chips needed n = Total memory capacity/chip capacityn n = =8n2、The memory sysetem MAR will have 12 bits,since 4K = 4 1024 = ,the MBR will have 8 bits.n3、Since 2114s are organized with four bits per word .two chips are used in forming a memory word of eigh

20、t bits .Thus,the eight 2114s are arranged in four rows,with two chips per row.4K18K4212n4. The 2114 has 10 address lines.The least significant 10 bits of the memory system MAR are connected to the 10 address lines of each 2114.A 2-to-4 decoder is used to decode the most significant two bits of the M

21、AR,to select one of the four rows of 2114 chips through the CS signal on each 2114 chips .n5. I/O lines of chips in each row are connected to the MBR .Note that these I/O lines are configured as tristate .The WE lines of all the 2114 chips are tied together to form the system WE.n nThe memory system

22、 is shown in Figure 3.25.nNote that the number of bits in the memory word can be increased in multiples of 4 simply by including additional columns of chips.If the number of words needs to be extended beyond 4K , additional decoding circuitry will be needed.n当存储器容量较大时，就需求在存储矩阵的根底上采用模块式构造组织整个内存空间 。n图

23、12.10 给出了一个64K8位静态RAM模块的详细线路图。图图12.10 一个一个64Kx8位静态位静态RAM存储模块存储模块16 K8静态 RAM模块选择译码器写脉冲发生器8286(2片 )芯片允许信号逻辑电路WECEA13 A0D7 D0OETAB第 1组第 2组第 3组CE3CE2CE1CE0D7 D0ABOETA15A14A13 A0A15 A0A19 A16写控 MWTC读控 MRDC8286(1 片 )读 /写控制第 0 组地址总线A19 A0n在图12.10所示的这种存储器模块构造中，CPU输出的地址信号实践上被划分为三个层次(字段)来运用：n高4位地址(A19A16)作“模块

24、选择之用；n接下来的2位(A15、A14)作为“组选择；n剩下的14位(A13A0)作为存储芯片的“片内地址，片内地址用以选择芯片中的存储单元。n整个地址的分配情况如图12.11所示。图图12.11 存储地址的分配存储地址的分配A13A0A15A14A19A16A13A0A15A14A19A16模块选择组选择片内选择n例例12.1 n某计算机内存系统由某计算机内存系统由32K1位的位的SRAM芯片构成，内芯片构成，内存容量为存容量为1M字节，采用模块构造，每个模块字节，采用模块构造，每个模块128K字字节，每个模块分节，每个模块分4组。组。n 试计算为构成该存储器所需的芯片数，并给出地试计算为

25、构成该存储器所需的芯片数，并给出地址分配情况址分配情况(“模块选择模块选择、“组选择组选择、“片内地址片内地址各占哪几位各占哪几位)。n解解:n为构成该存储器共需给定芯片：为构成该存储器共需给定芯片： 1M8 / 32K1256(片片)n由于内存容量为由于内存容量为1M字节，所以内存地址为字节，所以内存地址为20位位(A19A0)。n 根据此题条件，详细分配如图根据此题条件，详细分配如图12.12所示。所示。图图12.12 例例12.1的地址分配的地址分配A14A0A16A15A19A17A14A0A16A15A19A17模块选择组选择片内选择2. 动态动态RAM(DRAM)(1) DRAM根

26、本存储单元电路根本存储单元电路与静态与静态RAM一样，动态一样，动态RAM也是由许多也是由许多“根本根本存储单元存储单元(cells)按行、列方式构成的二维存按行、列方式构成的二维存储矩阵来组成的。储矩阵来组成的。目前，动态目前，动态RAM根本存储单元是由一个根本存储单元是由一个MOS管管和一个小电容构成，故称和一个小电容构成，故称“单管动态单管动态RAM根根本存储单元电路本存储单元电路，其构造如图，其构造如图12.13所示。所示。图图12.13 单管动态单管动态RAM根本存储单元电路根本存储单元电路刷新刷新放大器放大器列选择信号列选择信号行选择信号行选择信号数据输入数据输入/输出线输出线根本

27、存储单元根本存储单元TCn由于任何电容均存在漏电效应，所以经过一段时间后电容上的电荷会流失殆尽，所存信息也就丧失了。n对电容漏电而引起信息丧失这个问题的处理方法是定期地对内存中一切动态RAM存储单元进展刷新(refresh)，使原来表示逻辑“1电容上的电荷得到补充，而原来表示逻辑“0的电容仍坚持无电荷形状。n刷新是逐行进展的。图图12.14动态动态RAM存储器阵列存储器阵列DRAM 的主要特点的主要特点n与静态RAM相比，动态RAM根本存储电路所用的MOS管少，从而可以提高存储器的存储密度并降低功耗。n动态RAM的缺陷是存取速度比静态RAM慢；需求定时刷新，因此需添加相应的刷新支持电路；n此外

28、，在刷新期间CPU不能对内存模块启动读/写操作，从而损失了一部分有效存储器访问时间。nDRAM的高存储密度、低功耗及每位价钱廉价的突出优点，使之非常适用于在需求较大存储容量的系统中用作主存储器。现代PC机均采用各种类型的DRAM作为可读写主存。(2) DRAM芯片的引脚信号及读写操作芯片的引脚信号及读写操作 为了详细了解动态RAM存储器的任务机理，清楚地了解DRAM芯片的主要引脚信号及其读写特性是非常必要的。下面以一个1M1位的DRAM芯片为例进展概要阐明。该芯片的引脚信号情况如图12.15所示。图图12.15 DRAM芯片引脚信号芯片引脚信号A0RASCASDoutDinWEA1A2A3A4

29、A5A6A7A8A9图图12.16 DRAM芯片的操作时序芯片的操作时序 DinRASCASWE地址Dout读数据行地址列地址列地址行地址写数据Tcycle(3) DRAM芯片举例芯片举例nMotorola MCM 511000A是1M1位的高速DRAM芯片，片内共有1048576个根本存储单元。n图12.17是MCM 511000A的引脚分布图。n在芯片的20个引脚中，A0A9是10条地址线，被行地址输入和列地址输入分时复用，以减少引脚数目；D和Q分别是数据输入和数据输出线；VCC是电源线，VSS是接地线；n此外，控制信号线有： 读/写控制W(高电平为读操作，低电平为写操作)、行地址选通RA

30、S、列地址选通CAS、测试功能控制TF(Test Function)、无衔接NC(未用)。nMCM 511000A芯片内部功能框图如图12.18所示。图图12.17 511000A引脚图引脚图VssCAS1109876543215161718192011121413DA0NCTFRASWVccA2A1A3A9A7A8A5A4A6QNC图图12.18 MCM 511000A内部功能框图内部功能框图12.2.2 只读存储器只读存储器ROM1. 掩膜式ROM(Masked ROM)2. 可编程只读存储器PROM(Programmable ROM)3. 可擦除可编程只读存储器EPROM(Erasabl

31、e PROM)EPROM的根本存储单元EPROM根本存储单元大多采用浮栅MOS管(Floating gate Avalanche injection MOS，简记为FAMOS管，浮栅雪崩注入MOS管)。FAMOS管有P沟和N沟两种，P沟浮栅MOS管EPROM根本存储电路如图12.25(a)所示。图图12.25 P沟道浮栅沟道浮栅MOS管管EPROM的存储电路的存储电路N衬底P+P+ + +S(源极)SiO2浮栅D(漏极)DSVcc位线输出位线浮栅管行线EPROM芯片上方有一个石英玻璃窗口，当用一定波长(如2537 A)一定光强(如12000 w/cm的紫外线透过窗口照射时，一切存储电路中浮栅上

32、的电荷会构成光电流泄放掉，使浮栅恢复初态。普通照射2030分钟后，读出各单元的内容均为FFH，阐明EPROM中内容已被擦除。4. 电可擦除可编程只读存储器电可擦除可编程只读存储器EEPROM(Electrically EPROM)EPROM虽然可以多次编程，具有较好的灵敏性，虽然可以多次编程，具有较好的灵敏性，但在整个芯片中即使只需一个二进制位需求修但在整个芯片中即使只需一个二进制位需求修正，也必需将芯片从机器正，也必需将芯片从机器(或板卡或板卡)上拔下来利上拔下来利用紫外线光源擦除后重写，因此给实践运用带用紫外线光源擦除后重写，因此给实践运用带来不便。来不便。电可擦除可编程只读存储器电可擦除

33、可编程只读存储器EEPROM也称也称E2PROM。E2PROM管子的构造表示图如图管子的构造表示图如图12.28所示。所示。图图12.28 EEPROM构造表示图构造表示图n在EEPROM中，使浮动栅带上电荷与消去电荷的方法与EPROM是不同的。n在EEPROM中，漏极上面添加了一个隧道二极管，它在第二栅极(控制栅)与漏极之间的电压VG的作用下(实践为电场作用下)，可以使电荷经过它流向浮空栅，即起编程作用；n假设VG的极性相反也可以使电荷从浮动栅流向漏极，即起擦除作用。编程与擦除所用的电流是极小的，可用普通的电源供应。n与EPROM擦除时把整个芯片的内容全变成“1不同，EEPROM的擦除可以按

34、字节分别进展，这是EEPROM的优点之一。n字节的编程和擦除都只需10ms，并且不需求将芯片从机器上拔下以及诸如用紫外线光源照射等特殊操作，因此可以在线进展擦除和编程写入。n这就特别适宜在现代嵌入式系统中用EEPROM保管一些偶尔需求修正的少量数据。5. 闪存闪存(FLASH MEMORY)闪存也称快擦写存储器，有人也简称之闪存也称快擦写存储器，有人也简称之Flash。从根本任务原理上看，闪存属于从根本任务原理上看，闪存属于ROM型存储器，型存储器，但由于它又可以随时改写其中的信息，所以从但由于它又可以随时改写其中的信息，所以从功能上看，它又相当于随机存储器功能上看，它又相当于随机存储器RAM

35、。从这个意义上说，传统的从这个意义上说，传统的ROM与与RAM的界限和的界限和区别在闪存上已不明显。区别在闪存上已不明显。(1) 闪存的主要特点闪存的主要特点 可按字节、区块或页面快速进展擦除和编程可按字节、区块或页面快速进展擦除和编程操作，也可按整片进展擦除和编程，其页面访操作，也可按整片进展擦除和编程，其页面访问速度可达几十至问速度可达几十至200ns； 片内有命令存放器和形状存放器，因此具有片内有命令存放器和形状存放器，因此具有内部编程控制逻辑，当进展擦除和编程写入时，内部编程控制逻辑，当进展擦除和编程写入时，可由内部逻辑控制操作。可由内部逻辑控制操作。n 采用命令方式可以使闪存进入各种

36、不同的任务方式，例如整片擦除、按页擦除、整片编程、分页编程、字节编程、进入备用方式、读识别码等；n 可进展在线擦除与编程，擦除和编程写入均无需把芯片取下；n 某些产品可自行产生编程电压(VPP)，因此只用VCC供电，在通常的任务形状下即可实现编程操作；n 可实现很高的信息存储密度。(2) 闪存的单元电路构造闪存的单元电路构造假设浮空栅上保管有电荷，那么在源假设浮空栅上保管有电荷，那么在源(S)、漏、漏(D)极之间构成导电沟道，到达一种稳定形状，可极之间构成导电沟道，到达一种稳定形状，可以定义该根本存储单元电路保管信息以定义该根本存储单元电路保管信息“0；假设浮空栅上没有电荷存在，那么在源、漏之

37、间假设浮空栅上没有电荷存在，那么在源、漏之间无法构成导电沟道，为另一种稳定形状，可以无法构成导电沟道，为另一种稳定形状，可以定义它保管信息定义它保管信息“1。图图12.30 闪存的根本存储单元电路构造、逻辑符号及存储阵列闪存的根本存储单元电路构造、逻辑符号及存储阵列(a)电路构造及逻辑符号电路构造及逻辑符号(b)存储阵列存储阵列 图图12.31 闪存的擦除与编程闪存的擦除与编程(a)擦除：从浮空栅移走电荷擦除：从浮空栅移走电荷(b)编程：向浮空栅添加电荷编程：向浮空栅添加电荷 (3) 闪存芯片举例闪存芯片举例闪存芯片的种类型号很多，表闪存芯片的种类型号很多，表12-5列出了列出了28F系系列的

38、几种典型电路的型号、位密度及存储容量。列的几种典型电路的型号、位密度及存储容量。表表12-5 几种闪存电路几种闪存电路Flash密度(位)容量(字节)28F256256K32K28F512512K64K28F0101M128K28F0202M256K图图12.32 28F256引脚信号引脚信号28F256FlashMemoryA14A0_WE_OE_CE控制信号地址信号数据信号DQ7DQ0图图12.33 28F256的内部构造框图的内部构造框图12.3 存储器接口技术存储器接口技术12.3.1 存储器与存储器与CPU衔接时应思索的问题衔接时应思索的问题 1. CPU总线的负载才干总线的负载才干

39、 2. CPU的时序和存储器的存取速度之间的时序和存储器的存取速度之间的配合的配合 3. 存储器的地址分配和片选存储器的地址分配和片选 4. 控制信号的衔接控制信号的衔接12.3.2 存储器接口中的片选控制存储器接口中的片选控制1. 地址译码器地址译码器CPU对存储器进展读写时，首先要对存储芯片进对存储器进展读写时，首先要对存储芯片进展选择展选择(称为片选称为片选)，然后从被选中的存储芯片，然后从被选中的存储芯片中选择所要读写的存储单元。中选择所要读写的存储单元。片选是经过地址译码来实现的，片选是经过地址译码来实现的，74LS是一种常是一种常用的译码器电路，其引脚和逻辑电路图如图用的译码器电路

40、，其引脚和逻辑电路图如图12.34所示。所示。图图12.34 74LS引脚和逻辑电路图引脚和逻辑电路图表表12-7 74LS的功能表的功能表G1G2AG2BCBA译码器的输出译码器的输出100000Y0=0，其余均为，其余均为1100001Y1=0，其余均为，其余均为1100010Y2=0，其余均为，其余均为1100011Y3=0，其余均为，其余均为1100100Y4=0，其余均为，其余均为1100101Y5=0，其余均为，其余均为1100110Y6=0，其余均为，其余均为1100111Y7=0，其余均为，其余均为1其余情况其余情况Y7Y0全为全为02. 实现片选控制的三种方式实现片选控制的三

41、种方式(1) 全译码方式全译码方式全译码方式就是除了将地址总线的低位地址直接全译码方式就是除了将地址总线的低位地址直接连至各存储芯片的地址线外，将一切余下的高连至各存储芯片的地址线外，将一切余下的高位地址全部用于译码，译码输出作为各存储芯位地址全部用于译码，译码输出作为各存储芯片的片选信号。片的片选信号。优点是存储器中每一存储单元都有独一确定的地优点是存储器中每一存储单元都有独一确定的地址。址。缺陷是译码电路比较复杂缺陷是译码电路比较复杂(相对于部分译码相对于部分译码)。一个采用全译码方式实现片选控制的一个采用全译码方式实现片选控制的RAM子系子系统如图统如图12.35所示。所示。图图12.3

42、5 采用全译码方式实现片选控制的采用全译码方式实现片选控制的RAM子系统子系统2134n这种片选控制方式可以提供对整个存储空间的寻址才干。n即使不需求运用全部地址空间也可采用全译码方式，多余的译码输出(如图12.35中的Y4Y7)暂时不用，n 可留作需求时扩展。表表12-8 各存储芯片的地址范围各存储芯片的地址范围芯片芯片高位地址高位地址低位地址低位地址地址范围地址范围A19A18A17A16A15A14A13A12A11A10A9A8A01111110000000 0F8000HF87FFH(2KB)111110000111 12111110001000 0F8800HF8FFFH(2KB)

43、111110001111 13111110010000 0F9000HF97FFH(2KB)111110010111 14111110011000 0F9800HF9FFFH(2KB)111110011111 1(2) 部分译码方式部分译码方式所谓部分译码方式就是只选用地址总线高位地址所谓部分译码方式就是只选用地址总线高位地址的一部分的一部分(而不是全部而不是全部)进展译码，以产生各个进展译码，以产生各个存储器芯片的片选信号。存储器芯片的片选信号。q 例如在图13.35所示的片选译码电路中，假设高位地址A19不参与译码，把译码器74LS的G1端接+5V，那么A19无论是“0还是“1，只需A18

44、A1111110000，均能使74LS的Y0输出有效(为低电平)，从而选中存储芯片1。q 这样，存储芯片1的地址范围就是 78000H787FFH(当A190时)或F8000HF87FFH(当A191时)，即出现了一个存储单元可以由两个地址码来选中的景象(其他存储芯片的情况与此一样)。n我们称这种一个存储单元有多个地址与其对应的景象为“地址重叠。n上述是假设A19一位地址不参与译码，那么一个存储单元有两个地址与其对应。显然，假设有n位地址不参与译码，那么一个存储单元将有2n个地址与其对应。n优点:片选译码电路比较简单;n缺陷:存储空间中存在地址重叠区，运用时应予以留意。(3) 线选方式线选方式

45、线选方式就是将地址总线的高位地址不经过译码，线选方式就是将地址总线的高位地址不经过译码，直接将它们作为片选信号接至各存储芯片的片直接将它们作为片选信号接至各存储芯片的片选输入端，即采用线选方式，根本不需求运用选输入端，即采用线选方式，根本不需求运用片选译码器。片选译码器。图图12.36给出了一个采用线选方式实现片选控制给出了一个采用线选方式实现片选控制的例如原理图。的例如原理图。图图12.36 线选方式实现片选控制例如线选方式实现片选控制例如_CS_CSA17A0(片内地址片内地址)A19A18地地址址总总线线n必需留意的是： A19和A18不能同时为0，否那么，将会同时选中两个存储芯片，呵斥

46、访问存储器操作错误。n即在采用线选方式的存储系统中，软件上必需保证在存储器寻址时片选线中只能有一位有效(例如定义为逻辑“0)，而不允许多于一位的片选线同时有效。n否那么，将导致存储器操作的过失。n线选方式的突出优点:无须运用片选译码器；n缺陷:存储地址空间被分成了相互隔离的区段，呵斥地址空间的不延续(片选线多于一位为“0以及片选线为全“1的地址空间不能运用)，给编程带来不便。n图12.37给出了本例的地址空间分布情形。图图12.37 线选方式的地址空间分布线选方式的地址空间分布A19 A18 A17 A00 0 0 01 0 1 11 0 0 00 1 1 11 1 0 00 0 1 10 1

47、 0 01 1 1 1不能运用不能运用256K存储芯片存储芯片I 地址空间地址空间(256K)存储芯片存储芯片II 地址空间地址空间(256K)不能运用不能运用256Kn另外，在采用线选方式时，假设某些地址线闲置不用(既不用作片内地址，也不用作片选线)，那么在地址空间中还会存在地址重叠景象。n线选方式通常适用于存储容量较小且不要求存储容量扩展的小系统中。12.3.3 存储器扩展存储器扩展1. 位扩展法位扩展法位扩展法也称位并联法，采用这种方法构成位扩展法也称位并联法，采用这种方法构成存储器时，各存储芯片衔接的地址信号是存储器时，各存储芯片衔接的地址信号是一样的。一样的。而存储芯片的数据线那么分

48、别衔接到数据总而存储芯片的数据线那么分别衔接到数据总线的相应位上。线的相应位上。图图12.38给出的是按位扩展法用给出的是按位扩展法用8片片4K1位位的存储芯片构成的存储芯片构成4K8位位(4KB)存储器的存储器的逻辑构造图。逻辑构造图。 图12.38 用位扩展法扩展存储器4K1CSWEDA4K1CSWEDA4K1CSWEDAD0D1D7A0A11CSWEn存储器任务时，各芯片同时进展一样的操作。n在这种方式中，对存储芯片实践上没有选片的要求，只进展数据位数的扩展，而整个存储器的字数(存储单元数)与单个存储芯片的字数是一样的(如本例中两者均为4K)。n在这种衔接方式下，地址线的负载数等于芯片数

49、，而数据线的负载数为1。2. 字扩展法字扩展法字扩展法也叫地址串联法。利用这种方法进展存字扩展法也叫地址串联法。利用这种方法进展存储器扩展时，只在字的方向上进展扩展，而存储器扩展时，只在字的方向上进展扩展，而存储器的位数不变。储器的位数不变。整个存储器的位数等于单个存储芯片的位数。整个存储器的位数等于单个存储芯片的位数。这种方法将存储器的地址分成两部分，一部分这种方法将存储器的地址分成两部分，一部分(低位地址部分低位地址部分)接到各存储芯片作为芯片的片接到各存储芯片作为芯片的片内地址，一部分内地址，一部分(高位地址部分高位地址部分)经过片选译码经过片选译码器译码后送到各存储芯片的片选输入端；各

50、存器译码后送到各存储芯片的片选输入端；各存储芯片的数据线中的对应位衔接在一同。储芯片的数据线中的对应位衔接在一同。图图12.39所示的是用字扩展法将所示的是用字扩展法将8片片2K8位的位的存储芯片衔接扩展成容量为存储芯片衔接扩展成容量为16K8位的存储位的存储器的逻辑构造图。器的逻辑构造图。图图12.39 用字扩展法扩展存储器用字扩展法扩展存储器2Kx8CSWE2Kx8CSWE2Kx8CSWED0D1D7A0A13WEA11A13D0D1D7D0D1D7D0D1D7Y0Y73-8译码器A0A10n由图由图12.39可见，在这种衔接方式下可见，在这种衔接方式下:n直接作为片内地址的低位地址线的负

51、载数等于存储芯直接作为片内地址的低位地址线的负载数等于存储芯片数，而参与片选译码的高位地址线的负载数为片数，而参与片选译码的高位地址线的负载数为1；n数据线的负载数也等于芯片数。数据线的负载数也等于芯片数。n从负载角度看，字扩展法不如位扩展法好从负载角度看，字扩展法不如位扩展法好(数据线的负数据线的负载重了载重了 ，但位扩展法中存储器的总容量受芯片容量，但位扩展法中存储器的总容量受芯片容量的限制。的限制。3. 字位扩展法字位扩展法采用字位扩展法，就是既在位方向上进展扩展，采用字位扩展法，就是既在位方向上进展扩展，又在字方向上进展扩展，如图又在字方向上进展扩展，如图12.40所示。所示。图中的扩

52、展方法是选用图中的扩展方法是选用8片片2K1位的存储芯片位的存储芯片构成构成2K8位的存储组位的存储组(位扩展位扩展)，再用，再用8个这个这样的存储组构成样的存储组构成16K8位的存储器位的存储器(字扩展字扩展)，整个存储器合计用了整个存储器合计用了64片片2K1位的存储芯片。位的存储芯片。12.40 用字位扩展法扩展存储器用字位扩展法扩展存储器CSD72K8D72K8(2K1)8CSWED0D1D7A0A13WEA11A13D0D1Y0Y73-8译码器A0A10CSD72K8D72K8(2K1)8CSWED0D1CSD72K8D72K8(2K1)8CSWED0D1n在字位扩展法中，数据线的负

53、载数为 ，n低位地址线的负载数为 ，n高位地址线的负载数 。n在字位扩展法中，数据线的负载数为存储组数；n低位地址线的负载数为存储组数乘以每组中的芯片数；n高位地址线的负载数等于1。12.3.4 存储器接口分析与设计举例存储器接口分析与设计举例n存储器接口分析，是指对于给定的现成存储器接口电存储器接口分析，是指对于给定的现成存储器接口电路，正确指出存储器的存储容量以及构成该存储器的路，正确指出存储器的存储容量以及构成该存储器的各个存储芯片的地址范围；各个存储芯片的地址范围；n存储器接口设计，那么是指根据给定的存储芯片及存存储器接口设计，那么是指根据给定的存储芯片及存储容量和地址范围的要求，详细

54、构成储容量和地址范围的要求，详细构成(设计设计)所要求的所要求的存储器子系统。显然，它是存储器接口分析的相反的存储器子系统。显然，它是存储器接口分析的相反的过程。过程。n例例12.2 知一个存储器子系统如图知一个存储器子系统如图12.41所示，试指出所示，试指出其中其中RAM和和EPROM的存储容量以及各自的地址范围。的存储容量以及各自的地址范围。图图12.41 例例12.2衔接图衔接图 RAMCSWEA14A12A11D7D0CPUI/O1I/O8Y0Y1Y7G1G2BG2AACBRD74LSWRA10A0OEA19A13M/IOA18A16A15A17A10A0OECEA11A10A0Y5

55、Y6EPROMD7D0 n解解 A19 A18 A17 A16 A15 A14 A13 A12 A11 A10 A0nRAM 1 1 1 1 1 0 0 1 0 0 0 (F9000H)n地址范围地址范围 n 1 1 1 1 1 0 0 1 0 1 1 (F97FFH) 2KBn或或n 1 1 1 1 1 0 0 1 1 0 0 (F9800H)n n 1 1 1 1 1 0 0 1 1 1 1 (F9FFFH)2KBnEPROM 1 1 1 1 1 1 0 1 0 0 0 (FD000H)n地址范围地址范围 n 1 1 1 1 1 1 0 1 1 1 1 (FDFFFH)4KBnRAM的存储

56、容量为的存储容量为 ，地址范围为，地址范围为 或或 。 n由于由于A11未参与未参与RAM的地址译码，所以的地址译码，所以RAM存储区存在存储区存在“地址重叠地址重叠景景象，一个象，一个RAM单元对应单元对应 个地址。个地址。nEPROM的存储容量为的存储容量为 ，地址范围，地址范围为为 。n例例12.3 n利用利用EPROM 2732(4K8位位)、SRAM6116(2K8位位)及译码器及译码器74LSn设计一个存储容量为设计一个存储容量为16KB ROM和和8KB RAM的存储子系统。要求的存储子系统。要求ROM的地址范围为的地址范围为F8000HFBFFFH，RAM的地址范围为的地址范围

57、为FC000HFDFFFH。n系统地址总线系统地址总线20位位(A0A19)，数据总线，数据总线8位位(D0D7)，控制信号为，控制信号为RD、WR、M/IO(低低为访问存储器，高为访问为访问存储器，高为访问I/O接口接口)。n解解:n(1) 所需存储芯片数及地址线的分配所需存储芯片数及地址线的分配n16KB ROM需用需用4片片2732构成，构成，8KB RAM需用需用4片片6116构成。构成。n2732容量为容量为4K8位：用位：用12条地址线作片内地址条地址线作片内地址(A0A11)；n 用用8条地址线作片外地址条地址线作片外地址(A12A19)；n6116容量为容量为2K8位：用位：用

58、11条地址线作片内地址条地址线作片内地址(A0A10)；n 用用9条地址线作片外地址条地址线作片外地址(A11A19)。n用用74LS作片选译码器，其输入、输出信号的接法依存作片选译码器，其输入、输出信号的接法依存储芯片的地址范围要求而定。储芯片的地址范围要求而定。(2) 地址范围地址范围A19 A18 A17 A16 A15 A14 A13 A12 A11 A10A0 1 1 1 1 1 0 0 0 0 0 0 (F8000H) 1 1 1 1 1 0 1 1 1 1 1 (FBFFFH) EPROM1EPROM4(16KB) 1 1 1 1 1 1 0 0 0 0 0 (FC000H) 1

59、 1 1 1 1 1 0 0 1 1 1 (FCFFFH) SRAM1、SRAM2(4KB) 1 1 1 1 1 1 0 1 0 0 0 (FD000H) 1 1 1 1 1 1 0 1 1 1 1 (FDFFFH) SRAM3、 SRAM4(4KB)12.42 例例12.3逻辑图逻辑图12.3.5 16位位/32位位/64位存储器接口位存储器接口1. 16位存储器接口构造位存储器接口构造对于对于CPU的外部数据总线为的外部数据总线为16位的微机系统位的微机系统(如如8086、80186、80286系统系统)，存储器普通，存储器普通由两个由两个8位宽的存储体来构成，以便既支持位宽的存储体来构成

60、，以便既支持8位位(字节字节)操作，又支持操作，又支持16位位(字字)操作。操作。例如，对于例如，对于8086微机系统，是将微机系统，是将2201MB物物理地址空间的存储器分为偶地址存储体理地址空间的存储器分为偶地址存储体(偶体偶体)和奇地址存储体和奇地址存储体(奇体奇体)两个两个8位宽度的存储体，位宽度的存储体， 并把偶体的并把偶体的8位数据线与位数据线与16位数据总线的低位数据总线的低8位位(D0D7)相连，奇体的相连，奇体的8位数据线与位数据线与16位位数据总线的高数据总线的高8位位(D8D15)相连，如图相连，如图12.43所示。所示。图图12.43 16位存储器接口构造位存储器接口构