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1、可编程逻辑器件实现三八译码器1.3基于乘积项的基于乘积项的CPLD结构结构MAX7000可分为五块结构：逻辑阵列块，宏单元（Marocell)，扩展乘积项，可编程连线阵列（PIA)和I/O控制块(2) 宏单元的具体结宏单元的具体结构构MAX7000系列系列PRNCLRNENA逻辑阵列全局清零共享逻辑扩展项清零时钟清零选择寄 存 器旁路并行扩展项通往 I/O模块通往 PIA乘积项选择矩阵来自 I/O引脚全局时钟QDEN来自来自 PIA的的 36个信号个信号快速输入选择快速输入选择2乘积项结构CPLD的逻辑实现原理out=(A+B)*C*(D)=A*C*D + B*C*D CPLD将以下面的方式来

2、实现D触发器的实现比较简单，直接利用宏单元中的可编程D触发器来实现。时钟信号CLK由I/O脚输入后进入芯片内部的全局时钟专用通道，直接连接到可编程触发器的时钟端。可编程触发器的输出与I/O脚相连，把结果输出到芯片管脚。硬件描述语言VHDL library IEEE; use IEEE.std_logic_1164.all; entity exp2hdl is port ( K: in STD_LOGIC_VECTOR (3 downto 1); POUT: out STD_LOGIC_VECTOR (8 downto 1); end exp2hdl;architecture exp2hdl_arch of exp2hdl isSIGNAL K: STD_LOGIC_VECTOR (3 downto 1);begin PROCESS(K) begin CASE K IS WHEN 000 =POUT POUT POUT POUT POUT POUT POUT POUT=10000000;

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