第六部分可编程逻辑器件

1、18.1 概述一、数字系统的设计方法 1.传统的数字系统设计方法 A 、采用通用的集成电路（固定功能）： 例74系列、CC4000系列。B、基于电路板级设计。 缺点：搭成的系统所需的芯片种类多、数量大、体积大、可靠性差。（1）设计流程（2）特点22.基于芯片的设计方法 A 、采用可编程器件B、设计芯片： 定义可编程器件的内部逻辑和外部管脚（将原来由电路板设计的大部分工件放在芯片设计中进行）。C、优点：设计灵活，减轻电路图和电路板设计的工作量和难度。减少芯片数量，缩小体积，降低功耗。（1）设计流程（2）特点提高系统的可靠性。3二、可编程的分类：三、“与”、“或”可编程阵列的概念以一个简单的PLA

2、为例，实现下列逻辑函数：BAQBABAQ214说明：1. PLA由可编程“与阵列”和“或阵 列”组成，出厂时：P1=0,P2=0； Q1=0,Q2=02.由“与阵列”产生逻辑函数的所需 的与项（反熔丝编程，将“与阵列” 中打 “”熔丝烧断）：BAPBAP21,3.由“或阵列”将所需与项相或， 产生逻辑函数（将“或阵列”中 打 “”熔丝烧断）BAPQBABAPPQ122114.注意：编程方式很多，熔丝编 程只是其中一种5四、PLD电路符号电路符号68.2 低密度低密度PLD一、PROM 属可编程器件，因大多数情况作存贮程序和数据用，常类归到存贮器。1、结构图-可编程画法 “与阵列”固定：产生 n

3、位输入变量（n位地址）的2n个最小项。 “或”阵列”可编程。2、实现逻辑函数的方法最小项之和，即：3、特点： 全逻辑（因为”与阵列”包含输入 信 号各种组合。） 集成电路规模大 7二、PLA1、可编程 “与阵列”的必要性例：例： PROM“与阵列”包含输入信号各种组合，即产生输入变量的所有最小项，但实际上是没有必要的？但实际上是没有必要的？若若“与与”阵列可编程，我们可以对阵列可编程，我们可以对F进行化简，化简后为：进行化简，化简后为： F（A、B、C、D）=AB+CD用用PROM实需实需7个乘积项。个乘积项。若“与” 阵列可编程，只需2个乘积项，可大大减少集成电路规模。 “与阵列”、 “或阵

4、列” 都可编程 82、结构图3、特点 优点： 比PROM减少 集成电路规模，设计灵活；基本上可做到“全逻辑” 缺点： “与阵列”、“或阵列”均需编程,缺少支撑软件和编程工具。 4、 结论PLA器件并不实用 9三、PAL“与阵列” 可编程 ，“或阵列”固定 2、基本思想：实际上，绝大多数逻辑函数的积项是有限的（较少的），若“与”阵列可编程，“或”阵列固定的（例4个积项之和）：一个“与”“或”阵列可实现绝大多数逻辑函数。少量积项较多的逻辑函数可用两个或多个“与-或”结构实现（但要增加时延）。PAL、GAL采用这种思想，所以 PAL，GAL非“全逻辑”器件。1、基本结构图：注：专用输出结构103、P

5、AL输出电路结构 为了扩展电路的功能并增加使用的灵活性，PAL器件采用多种输出结构。（1）输出电路的类型：专用输出结构：上面介绍的基本结构中的输出即为“专用输出结构”形式可编程输入/输出结构寄存器输出结构异或输出结构运算选通反馈结构（2）可编程输入/输出结构说明对于I/O1,当I1=I2=1时， C1=1，处于输出状态对于I/O2, C2=0， G2处于高阻态， I/O2当输入用。11（3）寄存器输出结构：实现时序逻辑实现时序逻辑 说明：实现时序逻辑电路方法 触发器输出必须 反馈至“与阵列”时序电路的输出电路 由另外的专用输出结构的“与或” 阵列实现。124、PAL器件结构示例：（3）电路组成

6、： 8个专用输入 4个I/O 每个“与或阵列”产生8个与项，其中7个与项作为或阵列的输入，另外一个与项作为输入/输出 控制。4 个寄存器输出 CLK输入 OE 输入 （1）型号： PAL16R4（2）逻辑图：135、 PAL器件特点（1）PAL优点： 可实现组合逻辑电路和时序逻辑电路，便于数字电路的研制工作和小批量生产。（2）PAL缺点：输出电结构的类型繁多，设计不便。只能编程一次：采用熔丝或反熔丝编程工艺， （也有部分采用CMOS可擦除编程单元）14四、GAL采取下列措施，克服了PAL缺点： 输出采用可编程逻辑“宏单元”，解决PAL器件输出结构的类型繁多问题。 采用E2CMOS工艺：电可擦除

7、的CMOS可擦除100次“与”阵列可编程，“或”阵列固定的1、电路结构：以GAL16V8为例 注意 ：可编程的“与阵列”产生8个与项。输出采用可编程逻辑宏单元（OLMC）共有8个OLMC152、OLMC（1）OLMC的输入、输出输入： 8个乘积项（来自“与”阵列） CLK、OE 和邻级输出输出 ：1个输出（反馈至“与”阵列） I/O： 1个可编程I/O端口。（2）OLMC的控制信号（编程信号） AC0（8个OLMC共用）AC1（n）、XOR （n）（每个 OLMC专用）邻级的AC1（m）SYN（8个OLMC各共用）：决定CP 接入方法 ： SYN=0，CP同步接入。 SYN=1，CP作I/O端

8、口。（3）状态控制字：存放编程信息编程方法：通过对状态控制字编程，便可决定OLMC的工作模式 16（4）乘积项控制选择器 （PTMUX) 决定 “与”阵列的第一乘积项作用： AC0&AC1(n)=0, 第一乘积项作 “或”阵列输入。 AC0&AC1(n)=1, 第一乘积项作 输出三态门的控制信号。 （5）三态门控制选择器（TSMUX)控制输出端三态缓冲器工作状态 ：17（6）反馈输出控制数据选择器（FMUX） 18（7）输出控制数据选择器（OMUX）:决定电路输出模式193、OLMC的5种工作模式 （1）专用输入模式： SYN=1（CP不接入）, ACO=0 AC1(n)=1

9、TSMUX：输出为GND，三态缓冲器呈高阻状态，I/O作（邻级）输入用。说明： 本级的“与或”阵列不用。 FMUX：反馈输出为邻级或地。01GND0120（2）专用组合输出 TSMUX：输出为VCC，I/O作输出用。说明： OMUX：组合输出。 FMUX：反馈输出为GND。 SYN=1（CP不接入） AC=0，AC1(n)=0）： “与-或”结构 PTMUX：第一乘积项作”或”阵列输入 VCC0001000GND21（3）反馈组合输出 TSMUX：第一乘积项。说明： OMUX：组合输出 FMUX：I/O（n）SYN=1 （CP不接入）,ACO=1 AC1(n)=1 PTMUX：GND 第一乘积

10、项0110110I/OGND22（4）时序电路中组合输出模块 TSMUX：第一乘积项。说明： OMUX：组合输出 FMUX：I/O（n）SYN=0（CP同步接入），ACO=1 AC1(n)=1 PTMUX：GND 第一乘积项0110110I/OGND注意：OLMC(n)工作在组合输出模式， 另外7个OLMC中到少有一个是 寄存器输出模式23（5）寄存器输出模块 TSMUX：OE说明： OMUX：寄存器输出 FMUX：/Q端 SYN=0 （CP同步接入）， AC0=1 AC1(n)=0 PTMUX：第一乘积项。OE1101100/Q端第一乘积项244、GAL16V8逻辑图：（3）电路组成： 8个

11、专用输入 8个I/O 8个 OLMC输出 CLK输入 OE 输入 258.38.3、高、高密度密度PLDPLD：8.3.1EPLD:以以MAX7000系列为例系列为例一、EPLD特点：1. 结构：（与GAL类似，但功能更强） “与-或”结构：“与阵列”可编程，“或阵列”固定 （有些也采用可编程，方便设计） 采用输出宏单元OLMC、可编程I/O单元和内部连线 OLMC中触发器具有异步置1和异步清0功能2.集成度高：例MAX7000系列（600-2万）3.电可擦（没有次数限制）：采用E2PROM和快闪存贮器工艺分类： EPLD （阵列型） FPGA （单元型）26二、EPLD原理：以MAX7000

12、E/S系列为例（一）方框图： I/O引脚到寄存器直接输入通道1.逻辑阵列块（LAB）：由16个宏单元组成 全局控制信号（clk、OE、Clear）全局信号2. I/O控制块PIA3.可编程连线阵列（PIA） 将LAB与全局总线、I/O输入、专用输入和LAB反馈等信号连在一起。输入信号： 来自PIA通用逻辑输入36个27（二）宏单元 1、乘积项：每个宏单元的 “与阵列”共有5个。共亨扩展乘积项：每个宏单元有一个乘积项 可回送到逻辑阵列给同一个 LAB其它宏单元与阵列使用提供一个， 共有16个，实现复杂逻辑函数。并联扩展乘积项：一些宏单元没有使用的乘积项，去分配给同一个LAB的邻近的宏单元使用，

13、实现快速复杂的逻辑函数2、乘积项选择矩阵 分配乘积项实现组合逻辑（“与-或-异或”结构） 产生非全局的异步置1、清0、时钟使能、时钟等信号 3、可编程寄存器： 宏单元触发器可编程为：D、T、SR或JK 4、快速输入功能：允许触发器作输入寄存器 5、寄存器旁路：组合/时序28（三）I/O控制块 OE I/O可配置为输入、输出 和双向工作方式。29（四）可编程布线阵列PIA ：采用数据选择器方法三、总结逻辑功能块基本采用与-或、与-或-异或结构粗粒度：以LAB为基本单元，一个LAB即可实现较为复杂的 数字电路和数字系统电可擦可以编程加密。308.3.2 FPGA一、FPGA特点：1. 结构： 细粒

14、度：逻辑功能块（CLB）小，多个CLB 互连才能实现较为复杂的数字电路和数字系统 布线资源丰富 逻辑功能块基本上采用“查找表”结构和 “多路 开关(MUX)”结构 ： 克服了“与-或”结构局限性，设计更加灵活 2.集成度高：例FLEX10K系列中，EPF10K250E；25万门 3.编程次数没有限制与EPLD相比，FPGA有更高的集成度、更强的逻辑功能和更在的灵活性 采用静态存贮器（SRAM）工艺31二、FPGA原理：以FLEX 10K系列为例（一）方框图：2、逻辑阵列（LAB）1、嵌入式阵列块（EAB）3、可编程I/O单元4、可编程布线资源组成：32（二）嵌入式阵列块（EAB） 1、SRAM

15、RAM容量：2024bits，可配置为：作用：存贮器 实现逻辑功能（查照表）2、可编程寄存器3、可编程布线资源行连线（水平通用长线 ）列连线（垂直通用连线 ）局部连线全局连线256*8512*41k*42K*1 EAB为粗粒度逻辑块（速度快） ，一个EAB相当于100300等效门，能方便地构成加法器、乘法器和纠错电路等模块，并进一步构成如数字滤波器、微控制器等系统。33（三）逻辑阵列（LAB） 8个逻辑单元（LE）组成: 进位链、级连链 LAB控制信号： 时钟（2个） 清0 （1个） 置位（1 个） LAB局部连线*LAB构成FLEX 10K的主体部分34（四）逻辑单元（LE）：1、查照表（LUT） ： 实现四输入变量的任意函数2、可编程寄存器：触发器可编程为：D、T、SR或JK 可旁路寄存器，将LUT