第3章(N) 组合逻辑电路

1、3-1 数字集成器件简介3-2 常用组合逻辑模块3-3 组合电路分析3-4 组合电路设计3-5 险象与竞争3-6 小结组合电路： 当前输出仅和当前的输入有关。用以实现基本逻辑运算和复合逻辑运算的单元电路。获得高、低电平的基本原理ViVoVcc二极管的单向导电性正向电压导通，反向 电压截止。理想二极管：正向导通电阻为0，反向内阻无穷大。双极型三极管的开关特性 基本开关电路MOS管的开关特性ViVo一、集成电路的生产工艺二、集成电路的主要电气指标三、逻辑电路的输出结构四、 正逻辑和负逻辑五、常用门电路及逻辑符号晶体管-晶体管逻辑 ，速度快。 (标准,S,LS,AS,ALS,F) 金属-氧化物-半导

2、体逻辑，功耗低。 (PMOS,NMOS,CMOS) (HC,AHC,AC,HCT,ACT,AHCT,LV,LVC) 发射极偶合逻辑，速度更快。74系列、54系列、4000系列等。如SN74LS00。 SN：生产厂标，Texas公司；74：系列号；LS：生产工艺；00：功能号，2输入端与非门。TTL：74系列 ( 070） 54系列（55125 ）74S系列：肖特基系列74LS系列：低功耗肖特基系列74AS系列：高级肖特基系列74ALS系列：高级低功耗肖特基系列74H系列：高速型肖特基：提高电路工作速度的一种电路结构的名称，74S系列 采用了肖特基抗饱和三极管。TTL电路例：SN74LS00厂标

3、系列名类型功能号00：含四个二输入与非门的集成电路02：含四个二输入或非门04：六组反相器1A 1B1Y 2A 2B2Y3Y3B 3A4A 4B4YVCC地7147400外引线排列输入级中间级输出级VccUoA1A2A3T2T1T3T4T5VccVccUo&A1A2A3输出级的特点：在稳定的工作状态下T4和T5总是一个导通另一个截至，有效地降低了输出级的静态功耗，提高了驱动负载的能力。称其为推拉式（PUSHPULL)电路。输出高电平VOH：输出高电平时允许的最低电压。输出低电平VOL：输出低电平时允许的最高电压。 输入高电平VIH(Von开门电平)：输入高电平时允许的最低电压。 输入低

4、电平VIL(VOFF关门电平)：输入低电平时允许的最高电压。1、输入/输出电压2、噪声容限高电平噪声容限VNH：VNH=VOH-VIH。低电平噪声容限VNL：VNH=VIL-VOL。IIH：输入高电平时，注入到电路的电流最大值；IIL：输入低电平时，从电路中流出电流的最大值；IOH：输出高电平时，电路可输出的最大电流；IOL：输出低电平时，电路可吸收的最大电流。输 入 级中 间 级输 出 级VccUoA1A2A3T2T1T3T4T5VccVccUo&A1A2A3扇出系数：可以驱动同类门的个数,IOL/IIL74LS00: IOH=400uA IIH=20uA IOL=8mA IIL=0

5、.4mA 注意： 1. 前级IOL大于后级IIL之和； 2. 关于未接输入信号的引脚 与：多余脚接逻辑高或输入并联 或：多余脚接逻辑低或输入并联； 3. TTL电路的输入端开路或接一阻抗较大 的电阻时，输入电压为高电平。输出端不能并联。1、推拉式结构输出端要加上拉电阻，可以并联,并联后的逻辑关系为与（线与）。 输出端除0，1状态外，还有一种高阻态，等效于输出端开路。输出端可以并联，但要保证在同一时刻最多只有一个输出端不是高阻态。Y0Y4在同一时刻只有一个为1；当Yi=1时，Y=di。正逻辑：0 表示低电平，1 表示高电平。负逻辑：1 表示低电平，0 表示高电平。逻辑符号用来 表示芯片的逻辑功能

6、。1、逻辑功能：与、或、非、与非、或非、异或、与或非。2、正、负逻辑：输入、输出脚上有无空心箭头。3、输出结构类型：推拉式结构、OC结构、三态输出结构。4、使能端：低电平有效、高电平有效。5、管脚编号： 1、输入脚多余： 与：多余脚接逻辑高或输入并联。 或：多余脚接逻辑低或输入并联。2、输入脚不足： 改变逻辑或用门电路扩展。3、扇出系数： 采用功率门电路或改电路。 CDBBACDBBADCBBADBCBBAF)(一、并行加法器二、数值比较器三、编码器四、译码器五、数据选择器六、常用组合逻辑器件 一个模块完成某个常用的特定的功能，如加法器、数值比较器、编码器、译码器、数据选择器等。1、4位加法器

7、逻辑符号2、加法器的级联完成二进制数加法运算。cigipigi+1pi+1gi+2pi+2gi+3pi+3ci+1Gi+3;iPi+3;ici+2ci+3用4位加法器构成余3码到8421码的转换器。余3码减去3得到8421码，减3用加-3实现，-3的补码为1101。数值比较器：数值比较器：能够比较数值的大小、是否相等。能够比较数值的大小、是否相等。&111ABFA BFA BFA B例例1：设计：设计1个一位数值比较器个一位数值比较器1. 用门电路设计数值比较器用门电路设计数值比较器COMPA1A0B1B0ABABFA=BFAB例2：设计1个2位数值比较器。该比较器可对两个2位二进制值

8、A（A1A0）和B(B1B0)进行比较。当A B时，FA B1，否则为0；当A=B时，FA=B1，否则为0；当AB时，FAB1，否则为0。 BABABA00110011BA001111001111BAFFFBABABABAFBABABABABABAF 00112233112233223333BA0011223300112233112233112233223322333333BABA BA BABA BA BABA BA BAFBA BABA BA BA BA BA BA BA4BA BA BA BA BA BA3BA BA BA BA2BA BA1 BA的表达式：、的条件：用用SSISSI设计

9、一个四位二进制数比较器，输入设计一个四位二进制数比较器，输入为为A=AA=A3 3A A2 2A A1 1A A0 0，B=BB=B3 3B B2 2B B1 1B B0 0，输出包括，输出包括F FABAB，F FABAB和和 F FA=BA=B。通。通过分析逻辑功能直接导出逻辑表达式。过分析逻辑功能直接导出逻辑表达式。BABABABABA00112233BA00112233F FFBA 0F 0F BABABA BA BAFBA BA BA BA BA BA的表达式：的条件：的表达式：的条件：用：74LS04、74LS08、74LS86、74LS21、74LS64、各一片组成。P64，表3

10、.52、4位数值比较器位数值比较器7485的逻辑符号的逻辑符号级联输入例1：电路分析。1 10 01 10 00 00 01 1F(A3,A2,A1,A0)m(515)例例2：用四位数值比较器实现：用四位数值比较器实现 F(A3,A2,A1,A0) m(0,1,2,3,4,5)。问题：问题：P PQ 9加法器II： 修正加6，不修正加0。CF9F3F2+F3FlC= CO3+ F3F2+F3Fl一、险象的产生二、逻辑险象及其消除方法三、功能险象和动态险象四、险象的排除险象：电路产生的瞬时错误又称为毛刺。以下情况使电路产生险象： 、构成电路的各元件均存在传输延迟时间tpd； 、任何两个输入信号不

11、可能同时发生变化，总有先有后； 、输入信号本身存在上升时间tr和下降时间tf。某一输入信号的变化沿不同的路径到达输出端的现象。由逻辑竞争产生的险象。产生险象的竞争。不产生险象的竞争。 某一输入变量在表达式中以原变量和反变量的形式同时出现，则该变量的变化将引起逻辑竞争，否则不会引起逻辑竞争。当表达式中其他变量取某种特定值，使表达式简化为 则X的变化将引起临界竞争。产生0型（1型）险象。XXFXXF或CBBABCF在A=C=0时，B的变化可能产生0型险象。 如果在卡诺图中有两个相临的最小项分别被两个相切的卡诺圈包含而未被同一个卡诺圈包含，则输入信号在与这两个最小项对应的组合间变换时将出现临界竞争，最大项情况与此类似。CBBABCFCACBBABCCBBABCF)CA)(DB)(BA)(CB)(DA()BA)(CB)(DA(F 两个或两个以上的输入信号逻辑上同时变化，实际电路中，由于延时不同而不可能同时变化，当变化前和变化后的输出相同时，变化过程中可能产生功能险象。 若输入信号变化前的输出与变化后的输出不同，在信号变化过程中，输出值可能交替地变化产生毛刺。 一、集成电路的电器特性 电平参数、扇出系数、平均延时等及三种输出结构；二、常用的组合电路模块 加法器、数值比较器、编码器、译码器、数据