基于VHDL的电子秒表

1、摘要目录第二章EDA技术 22.1 EDA的概述和特点 22.2 EDA的发展 2第三章电子秒表的设计 43.1 电子秒表的模块结构图 43.2 电子秒表单元电路设计 43.2.1 分模块及仿真波形图 43.2.2 秒模块及仿真波形图 63.2.3 毫秒模块及仿真波形图 83.2.4 消抖模块设计 103.2.5 分频模块设计 113.3 电子秒表总模块 12第四章 电子秒表的调试 144.1 引脚绑定 144.2 程序下载 15I第二章EDA技术第二章EDA技术2.1 EDA的概述和特点EDA是电子设计自动化(Electronic Design Automation)的缩写。由于它是一门 刚

2、刚发展起来的新技术，涉及面广，内容丰富，理解各异，所以目前尚无一个 确切的定义。但从 EDA技术的几个主要方面的内容来看，可以理解为：EDA技术是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述 的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系 统为设计工具，通过有关的开发软件，自动完成用软件的方式设计电子系统到 硬件系统的一门新技术。可以实现逻辑编译、逻辑化简、逻辑分割、逻辑综合 及优化，逻辑布局布线、逻辑仿真。完成对于特定目标芯片的适配编译、逻辑 映射、编程下载等工作，最终形成集成电子系统或专用集成芯片。EDA技术是伴随着计算机、集成电路、电子系统的设计发

3、展起来的，至今已有30多年的历 程。EDA是立足于计算机工作平台开发出来的一整套先进的设计电子系统的 软件工具；是在计算机的辅助下完成电子产品设计方案的输入、处理、仿真和 下载的一种硬件设计技术；是微电子技术中的核心技术之一，是现代集成系统 设计的重要方法。采用高级语言描述，具有系统级仿真和综合能力2.2 EDA的发展EDA技术在进入21世纪后，由于更大规模的FPGA等器件的不断推出， 在仿真和设计两方面支持标准硬件描述语言的功能强大的EDA软件不断更新、增加，使电子EDA技术得到了更大的发展。电子技术全方位纳入EDA领域，EDA使得电子领域各学科的界限更加模糊，更加互为包容，突出表现在以下几

4、 个方面：使电子设计成果以自主知识产权的方式得以明确表达和确认成为可能； 基于EDA工具的ASIC设计标准单元已涵盖大规模电子系统及 IP核模块；软 硬件IP核在电子行业的产业领域、技术领域和设计应用领域得到进一步确认； SoC高效低成本设计技术的成熟。随着半导体技术、集成技术和计算机技术的 迅猛发展，电子系统的设计方法和设计手段都发生了很大的变化。可以说电子 EDA技术是电子设计领域的一场革命。传统的“固定功能集成块十连线”的设 计方法正逐步地退出历史舞台，而基于芯片的设计方法正成为现代电子系统设计的主流。作为高等院校有关专业的学生和广大的电子工程师了解和攀握这一 先进技术是势在必行，这不仅

5、是提高设计效率的需要，更是时代发展的需求， 只有攀握了 EDA技术才有能力参与世界电子工业市场的竞争，才能生存与发 展。随着科技的进步，电子产品的更新日新月异，EDA技术作为电子产品开发研制的源动力，已成为现代电子设计的核心。所以发展EDA技术将是电子设计 领域和电子产业界的一场重大的技术革命，同时也对电类课程的教学和科研提 出了更深更高的要求。特别是EDA技术在我国尚未普及，掌握和普及这一全新 的技术，将对我国电子技术的发展具有深远的意义。3第三章电子秒表的设计第三章电子秒表的设计3.1 电子秒表的模块结构图电子秒表设计中主要如下几个模块分为时钟模块、电子秒表模块、分频模 块、按键消抖模块、

6、信号选择输出模块和 BCD译码模块。图3.1电子秒表总模块3.2 电子秒表单元电路设计3.2.1 分模块及仿真波形图分模块如图3.2所示f engfengrst f engshi3.0miaojin f engge3.0inst6图3.2分模块Fengrst:清零端口；miaojin ：进位端口； fengshi【3.0】：十位输出端口;fengge【3.0】：个位输出端口。波形图如图3.3所示bl!阻H可。恒 肛口 肌W 1H011 3.11 G鹏0加皿立”仙 加站 机甘的加 印以 兆：VL J « il向 fn E -w1图3.3 波形图fengrst高电平有效，当miaojin

7、脉冲来的时候fenge开始计数 当fenge为9时产生一个进位信号fenshi开始计数。分程序代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity feng isport( fengrst,miaojin: in std_logic;fengshi,fengge :out std_logic_vector (3 downto 0 );end feng;architecture m1 of feng issignal clk :std_logic;signal fengshi1:std

8、_logic_vector (3 downto 0 );signal fengge1: std_logic_vector (3 downto 0 );beginprocess (clk,fengrst,miaojin)beginif fengrst='0' then clk<=miaojin;if fengrst='1' then fengshi1<="0000"fengge1<="0000"elsif clk'event and clk='1' thenfengge1<=f

9、engge1+'1'if fengge1="1001" thenfengshi1<=fengshi1+'1' fengge1<="0000"if fengshi1="0101" then fengshi1<="0000" fengge1<="0000"end if;end if;end if;end if;end process;fengshi <= fengshil;fengge <= fenggel; end ml;3.2.

10、2 秒模块及仿真波形图秒模块如图3.4所示Miaorst: 清零端口；haomiaojin： 毫秒进位端口 .； miaojin ： 秒进位端口;miaoshi 3.01:秒十位输出端口； fengge【3.0】：秒个位输出端口。miaojinmiaomiaorsthaomiaojin miaoshi3.0miaoge3.0inst10图3.4秒模块波形图如图3.5所示miaorst高电平有效，当haomiaojin脉冲来的时候，miaoge开始计数 当miaoge为9时产生一个进位信号，miaoshishi开始计数。如，:外口|Hbnt0布吸t 三RU扁LI I II 001I D III

11、： I I I I口 ：. 山口寸馆师啊叫cna砂emkh7既 。*IV HUJ11 1 ' I '图3.5 波形图秒程序代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity miao isport( miaorst,haomiaojin: in std_logic; miaojin:out std_logic;miaoshi,miaoge :out std_logic_vector (3 downto 0 )；end miao;architecture ml of

12、miao issignal clk :std_logic;signal miaoshi1:std_logic_vector (3 downto 0 );signal miaogel: std_logic_vector (3 downto 0 );beginprocess (clk,miaorst,haomiaojin)beginif miaorst='0' then clk<=haomiaojin;if miaorst='1' then miaoshi1<="0000"miaoge1<="0000"els

13、if clk'event and clk='1' thenmiaoge1<=miaoge1+'1'if miaoge1="1001" then miaoshi1<=miaoshi1+'1'miaoge1<="0000"if miaoshi1="0101" then miaoshi1<="0000"miaoge1<="0000" miaojin<='1'else miaojin<=&#

14、39;0'end if;end if;end if;end if;end process;miaoshi <= miaoshil;miaoge <= miaogel;end ml;3.2.3 毫秒模块及仿真波形图毫秒模块如图3.5所小Hanmiaorst:清零端口 ； clk:时钟频率端口 ； haomiaojin：进位端口 ； stop： 起停端；haomiaoshi【3.0】毫秒十位输出端口； haomiaoge【3.0】：毫秒个位输出 端口。haomiaohaomiaojinhaomiaoshi3.0haomiaoge3.0一 haomiaorstclk100stop

15、inst7图3.6毫秒模块波形图如图3.7所示haomiaorst高电平有效，当 haomiaojin脉冲来的时候，haomiaoge开始计数当haomiaoge为9时产生一个进位信号 ，fenshi开始计数。毫秒程序代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity haomiao isport( haomiaorst,clk100,stop: in std_logic;haomiaojin:out std_logic;haomiaoshi,haomiaoge :out std_

16、logic_vector (3 downto 0 ) );end haomiao;architecture m1 of haomiao issignal clk :std_logic;signal miaoshi1:std_logic_vector (3 downto 0 );signal miaoge1: std_logic_vector (3 downto 0 );beginprocess (clk,haomiaorst,clk100)beginif haomiaorst='0' then clk<=clk100;if haomiaorst='1' t

17、hen miaoshi1<="0000"miaoge1<="0000"elsif clk'event and clk='1' and stop='1' thenmiaoge1<=miaoge1+'1'if miaoge1="1001" thenmiaoshi1<=miaoshi1+'1'miaoge1<="0000"if miaoshi1="1001" then miaoshi1<=&qu

18、ot;0000"miaoge1<="0000" haomiaojin<='1'else haomiaojin<='0'end if;end if;end if;end if;end process; haomiaoshi <= miaoshil; haomiaoge <= miaogel;end ml;3.2.4 消抖模块设计绝大多数按键都是机械式开关结构，由于机械式开关的核心部件为弹性金属 簧片，因而在开关切换的瞬间会在接触点出现来回弹跳的现象。虽然只是进行 了一次按键，结果在按键信号稳定的前后出现了

19、多个脉冲，如果将这样的信号 直接送给微处理器扫描采集的话，将可能把按键稳定前后出现的脉冲信号当作 按键信号，这就出现人为的一次按键但微处理器以为多次按键现象。为了确保 按键识别的准确性，在按键信号抖动的情况下不能进入状态输入，为此就必须 对按键进行消抖处理，消除抖动时不稳定、随机的电压信号。机械式按键的抖 动次数、抖动时间、抖动波形都是随机的。不同类型的按键其最长抖动时间也 有差别，抖动时间的长短和按键的机械特性有关，一般为510 ms,但是，有些按键的抖动时间可达到20 ms,甚至更长。所以，在具体设计中要具体分析， 根据实际情况来调整设计。消抖模块如图3.8所示Clk:时钟频率端口；inp

20、ut:输入端口；output:输出端口。xiaodouclk output一inputinst8图3.8消抖模块消抖程序代码：library ieee;use ieee.std_logic_1164.all;entity xiaodou isport(clk,input: in std_logic;output: out std_logic);end xiaodou;architecture m1 of xiaodou is signal cp : std_logic;signal count : integer range 0 to 3;beginprocess(clk)beginIf (c

21、lk'event and clk='1') thenif (input='1') thenif (count=3) then count<=count;else count<=count+1; end if;if(count=2) then cp<='1'elsecp<='0'end if;else count<=0;end if;end if;output<=cp;end process;end m1;3.2.5 分频模块设计f enpinhaorst clkout clkinst图3

22、.9分频模块如图3.9所示，haorst：清零端口，clk:时钟输入，clk:时钟输出 分频程序代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fenpin isport( clk: in std_logic;clkout: out std_logic)；end fenpin;architecture ml of fenpin issignal miaoshi1:std_logic_vector(9 downto 0);signal miaoge1: std_logic_vec

23、tor(9 downto 0 );beginprocess (clk)beginif clk' event and clk='1' thenmiaoge1<=miaoge1+'1'if miaoge1="0000001001" thenmiaoshi1<=miaoshi1+'1'if miaoshi1="1111101000" and miaoge1="0000001001" thenmiaoshi1<="0000000000”;miaoge1<

24、="0000000000”;clkout<='1'else clkout<='0'end if;end if;end if;end process;end m1;3.3 电子秒表总模块单元电路的程序结果编译和仿真后，进行打包，建立顶层图。如图3.10所示，顶层图由两个消抖模块、一个分频模块、分模块、秒模块和毫秒模块组成131-gbM-LnTI二皆&四曷一-i 4-SJ-rAILLnnU星+-1菩 £:图3.10电子秒表顶层图 ，身td-一第四章电子秒表的调试第四章电子秒表的调试在仿真波形中，待程序设计输入完毕以后，要进行程序的编译，在对当前 个工程进行编译处理前，必须做好必要的设置，对编译加入一些约束，如果波 形没有达到预先的效果，则要检查程序错在哪里，并加以改正，再对程序进行 仿真，如果波形达到预先的效果，则可以进行下一步，文件下载：检查程序引 脚表（如下表）和模块都正确，仿真也要正确的情况下，参照引脚表格（如下 表）在实验箱上连接电路，并进行检查，然后把文件下载到实验箱，如果秒表 不能正常运行，则要检查电路是否连接正确，看有什么缺漏。4.1 引脚绑定当电子秒表程序编辑完成，编译正确的情况下