IO接口译码电路设计

1、NUISTI/OI/O接口译码电路设计接口译码电路设计2B1A1B10A10MEMRIORDRQ3DRQ1B20IRQ6IRQ4DACK2ALEB31A20A31Reset DrvIRQ2DRQ2MEMWIOWDACK3DACK1DACK0IRQ7IRQ5IRQ3T/COSCD7D0D7D08根数据线根数据线A19AENA11A0A19A020根数据线根数据线I/OCHRDYI/OCHCKv PC总线是IBM PC及 PC/XT机上使用的总线，又称XT总线或8位ISA总线。v 锁存器、8286发送接收器、8259中断控制器、8237DMA控制器以及其他逻辑的重新驱动和组合控制而形成，又称I/O

2、通道。v 它共有62引脚，其中，数据线8根、地址线20根、控制线21根、状态线2根，还有时钟、电源、地线 。PC 总线总线见教材p1713ISA总线总线v ISA（Industry Standard Architecture，工业标准体系结构）是IBM PC/AT（80286）机上首先使用，故又称为AT总线，后被国际标准化组织确定为国际标准ISA。它具有16位数据宽度，最高工作频率位8MHz，数据传输速率达到16MB/s，地址线24条，可寻访16M字节地址单元。ISA总线98芯插槽引脚分布B AD C36线62线PC总线D1D2D3D4D5D6D7D8D8D10D11D12D13D14D15D

3、16D17D18C1C2C3C4C5C6C7C8C8C10C11C12C13C14C15C16C17C18MEMCS16I/OCS16IRQ10IRQ11IRQ12IRQ13IRQ14DACK0DRQ0DACK5DACK6DACK7DRQ5DRQ6DRQ7+5VMASTERGNDSBHEMEMRMEMWLA23LA22LA21LA20LA19LA18LA17SD15SD14SD13SD12SD11SD10SD09SD08ISA4AEN:地址允许信号PC总线、ISA总线可由CPU或DMA控制器控制，当DMA控制器控制总线时，它同时产生AEN信号，用于禁止CPU控制总线。AEN=0，表示CPU控制

4、总线。AEN=1，表示DMA控制器控制总线5PC总线信号 CPU最大模式信号 CPU最小模式信号 IOR IORC RD,M/IO=0 IOW IOWC WR,M/IO=0 MEMR MRDC RD,M/IO=1 MEMW MWTC WR,M/IO=1 读写信号由CPU或DMA控制器产生，经总线控制器至总线，传送给总线上的从设备 常用于接口译码电路设计有时于接口译码电路设计6I/O I/O 端口的译码端口的译码译码电路的作用1 1译码电路的构成2 2译码电路的设计方法3 3片内译码和片选译码4 47译码电路的作用译码电路的作用 将CPU执行IN/OUT指令发出的地址信号,“翻译”成欲操作口的选

5、通信号。解决存储器、I/O设备与CPU连接时地址总线失配问题。此信号常作为接口内三态门或锁存器的控制信号接通或断开接口数据线与系统的连接。8该电路在该电路在CPU执行指令执行指令 MOV DX, 200H IN AL, DX将输入设备的数据读入将输入设备的数据读入CPU内内AL中中图中译码电路的作用图中译码电路的作用：只当只当A15A0上出现上出现200H时，时，（即（即0000 0010 0000 0000B）输出输出0，其他输出，其他输出1。 例 一个输入设备的简单接口电路三三 态态缓冲器缓冲器输入输入设备设备数据数据 线线IOR地址地址译码译码地址线地址线 200H000D7 D0A15

6、A0与与非非PC总线总线9执行执行: MOV DX, 200H IN AL, DX 三三 态态缓冲器缓冲器输入输入设备设备数据数据 线线IOR地址地址译码译码地址线地址线 200H000D7 D0A15A0与与非非PC总总线线IN指令时序指令时序A15A0IORCLKD7 D0T4T1T2T3Tw0000 0010 0000 000010输入设备接口电路，即硬件上保证输入设备接口电路，即硬件上保证:只在只在CPU执行从执行从200H端口端口输入数据时，输入数据时， 三态门处于工作状态三态门处于工作状态，使输入设备的数据送上总线侧，使输入设备的数据送上总线侧，而而CPU执行其它指令时执行其它指令

7、时, 三态门均处于高阻状态三态门均处于高阻状态, 使输入设备的数据线与总线侧断开使输入设备的数据线与总线侧断开三三 态态缓冲器缓冲器输入输入设备设备数据数据 线线IOR地址地址译码译码地址线地址线 200H000D7 D0A15A0与与非非PC总总线线MOV DX, 200HIN AL, DX思考思考：其他的指令为什么不可以？其他的指令为什么不可以？11该电路在该电路在CPU执行指令执行指令 MOV DX, 300H OUT DX, AL 将将CPU内内AL中的数据送至输出设备中的数据送至输出设备图中译码电路的作用图中译码电路的作用：只当只当A15A0上出现上出现300H时，时，（即（即000

8、0 0011 0000 0000B）输出输出0，其他输出，其他输出1。 例 一个输出设备的简单接口电路PC总线总线锁存器锁存器输出输出设备设备数据线数据线IOW地址地址译码译码地址线地址线 300H000D7 D0A15A0与与非非12OUT指令时序指令时序执行：执行： MOV DX, 300H OUT DX, AL A15A0CLKIOWD7D0T4T1T2T3 TwPC总线总线锁存器锁存器输出输出设备设备数据线数据线IOW地址地址译码译码地址线地址线 300H000D7 D0A15A0与与非非0000 0110 0000 000013输出设备接口电路，即硬件上保证输出设备接口电路，即硬件上

9、保证:只在只在CPU执行从执行从300H端口端口输出数据时，输出数据时， 锁存器处于触发状态，其输出随输入变化，锁存器处于触发状态，其输出随输入变化，而而CPU执行其它指令时执行其它指令时, 锁存器均处于锁存状态锁存器均处于锁存状态, 其输出不随输入变化，其输出不随输入变化，PC总总线线锁存器锁存器输出输出设备设备数据线数据线IOW地址地址译码译码地址线地址线 300H000D7 D0A15A0与与非非MOV DX, 300HOUT DX, AL思考思考：其他的指令为什么不可以？其他的指令为什么不可以？14I/O I/O 端口的译码端口的译码译码电路的作用1 1译码电路的构成2 2译码电路的设

10、计方法3 3片内译码和片选译码4 41574LS138 译码器译码器门电路： 与门、非门、或门、与非门、或非门等译码器： 2-4线译码器 74LS139 3-8线译码器 74LS138 4-16线译码器 74LS154 等 可用门电路、译码器或者两者的组合实现。A Y0B Y1C Y2 Y3 G1 Y4 G2A Y5G2B Y6 Y7 16I/O I/O 端口的译码端口的译码译码电路的作用1 1译码电路的构成2 2译码电路的设计方法3 3片内译码和片选译码4 417 据端口地址确定地址信号A15A0的取值， 用门电路、译码器或两者组合实现满足此取值情况的电路。设计译码电路时： 1. 端口的选通

11、信号通常为低电平有效 2. 除端口的地址信号参加译码外，控制信号IOW、IOR(IO/M，AEN也可参加译码)18译译码码电电路路A0A1A14A15IORIOWAEN译码电路示意图译码电路示意图19A Y0B Y1C Y2 Y3 G1 Y4 G2A Y5G2B Y6 Y7 2021 例 设计端口地址为218H的译码电路分析 CPU执行IN/OUT指令时，发出端口的地址信号 MOV DX, 218H IN AL, DX 或 OUT DX, AL对应对应218H端口的地址信号为（取端口的地址信号为（取A9A0）：）： A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 (地址信号地址信号

12、) 1 0 0 0 0 1 1 0 0 0 B 2 1 8 H只要满足此地址取值的译码电路均可只要满足此地址取值的译码电路均可22PC总线总线方法一、用门电路实现218H的地址译码数数 据据 线线 DBRDWRCS端口端口译码译码电路电路0A9A8A7A6A5A4A3A2A1A0AENIORIOWI/O接口接口D0D7D0D710000110000&译码电路部分满足：译码电路部分满足：只当地址信号只当地址信号A9 A0为为：A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 1 0 0 0 0 1 1 0 0 0即即218H时，输出时，输出0， 使使I/O接口的接口的CS有效有

13、效否则输出否则输出1 使使I/O接口的接口的CS无效无效23PC总线总线数数 据据 线线 DBRDWRCS端端 口口译码电路译码电路0A9A8A7A6A5A4A3A2A1A0AENIORIOWI/O接口接口D0D7D0D710000110000&注意译码电路中：注意译码电路中：由于高位地址线由于高位地址线A15A10未参与译码未参与译码, 即即:地址地址A15A0为：为： 10 0001 1000均能输出均能输出0, 0, 所以该电路使：所以该电路使：一个端口对应多个地址一个端口对应多个地址 共共26= =64个个 218H，618H A18H，E18 H 等等等等24采用实际芯片采用

14、实际芯片PCPC总线总线RDRDWRWRCSCSI/OI/O接口接口D0D7数数 据据 线线 DBDB端端 口口译码电路译码电路0 0A9A9A8A8A7A7A6A6A5A5A4A4A3A3A2A2A1A1A0A0AENAEN+5V+5VIORIORIOWIOWD0D71 10 00 00 00 01 11 10 00 00 00 0& & &1 10 00 074LS3074LS3074LS2074LS2074LS3274LS3274LS30为为 8 输入与非门输入与非门74LS20为为 4 输入与非门输入与非门74LS32为为 2 输入或门输入或门当地址信号为：当地

15、址信号为：A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 1 0 0 0 0 1 1 0 0 0即地址为即地址为 218H或门或门74LS32输出输出0，使使I/O接口的接口的CS有效。有效。25方法二、用译码器、门电路组合实现方法二、用译码器、门电路组合实现218H218H的地址译码的地址译码74LS1383-8译码器译码器218HA Y0B Y1C Y2 G1 Y3 Y4 G2A Y5 Y6G2B Y7 0000110000100&A0A1A2AENA3A4A5A6A7A8A9IORIOWPC总线总线CSI/O接口接口D0D7&RDWR数数 据据 线线 DBD0

16、D7端端 口口译码电路译码电路当端口地址信号为：当端口地址信号为：A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 1 0 0 0 0 1 1 0 0 0即即 218H时时（且（且IOR和和IOW有有中一个为低电平）中一个为低电平） Y0输出输出0，使使I/O接口的接口的CS有效有效26219H21AH21BH21CH21DH21EH21FH218H思考思考1： 1. Y2 Y7 译出的端口地址各是多少？译出的端口地址各是多少？74LS1383-8译码器译码器A Y0B Y1C Y2 G1 Y3 Y4 G2A Y5 Y6G2B Y7 0110000100&端端 口口译码电路译

17、码电路A0A1A2AENA3A4A5A6A7A8A9IORIOWPC总总线线1 0 1 0 1 0 1 01 1 0 0 1 1 0 01 1 1 1 0 0 0 0Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y027思考2： 将A0与A2位置互换， Y0 Y7译出的地址各是多少？74LS1383-8译码器译码器A Y0B Y1C Y2 G1 Y3 Y4 G2A Y5 Y6G2B Y7 0110000100&端端 口口译码电路译码电路A2A1A0AENA3A4A5A6A7A8A9IORIOWPC总总线线281根据电路先确定与使能控制连接的信号： G1=1 即： AEN=0 A9 A8 A

18、7 A6 A5 A4 A3 G2A=0 1 0 0 0 0 1 1 G2B=0 IOW 或 IOR为02再分析与选择控制C、B、A 相连的各引脚3最后综合所有地址信号的取值，得出结论 外部连线可变，而74LS138芯片的工作原理不变。2974LS1383-8译码器译码器218HA Y0B Y1C Y2 G1 Y3 Y4 G2A Y5 Y6G2B Y7 0110000100&端端 口口译码电路译码电路A2A1A0AENA3A4A5A6A7A8A9IORIOWPC总总线线1 0 1 0 1 0 1 01 1 0 0 1 1 0 01 1 1 1 0 0 0 0Y7 Y6 Y5 Y4 Y3

19、Y2 Y1 Y0218H21CH21AH21EH219H21DH21BH21FH30I/O I/O 端口的译码端口的译码译码电路的作用1 1译码电路的构成2 2译码电路的设计方法3 3片内译码和片选译码4 431片内译码: 在芯片内部的译码电路 用于区分芯片内部不同的端口片选译码: 在芯片外部的译码电路 用于选择不同的芯片或端口21821FH220227H22822FH230237H32片选译码通常译出的是一个地址范围并行接口8255ACS外设数 据 线A0A1RDWRPC总线IORA0A1IOWA2A3A4A5A6A7A8A9AEN片选译码片内译码端口A端口B端口C端口D串行接口8251 数

20、/模转换0832模/数转换080933PC总线通常将低位地址线（1位或几位）直接连在芯片上，用于片内译码，而其余的高位地址线用于片选译码。并行接口8255ACS外设数 据 线A0A1RDWRIORA0A1IOWA2A3A4A5A6A7A8A9AEN片选译码片内译码端口A端口B端口C端口D串行接口8251 数/模转换0832模/数转换080934 例 分析下图74LS138各输出端的译码地址(片选译码) 74LS1383-8译码器译码器218HA Y0B Y1C Y2 G1 Y3 Y4 G2A Y5 Y6G2B Y7 00010&A3A4A5+5VA6A7A8A9AENIORIOWPC总

21、线总线&片选译码电路片选译码电路351. 先确定与使能控制G1、G2A、G2B相连的各引脚 G1连+5V，始终有效 IOR、IOW任一为 0 G2A、G2B为0，则 A9 A8 A7 A6 ，AEN为 0 1 0 0 0 2. 再分析与选择控制C、B、A 相连的各引脚 3. 考虑到A2、A1、A0未参加译码，其值任意， 即A2A1A0的取值为000 1114. 最后综合所有地址信号的取值，得出结论。A5 A4 A3 C B A0 0 0 Y00 0 1 Y10 1 0 Y20 1 1 Y31 0 0 Y41 0 1 Y51 1 0 Y61 1 1 Y7分析：分析：36结论：结论：使使能能控控制制选选择择控控制制未未参参与与A9 A8 A7 A6A5 A4 A3A2 A1 A0有有效效地地址址范范围围与与输输出出