数字电路设计资料学习教案

1、会计学1数字电路设计数字电路设计(shj)资料资料第一页，共171页。第2页/共171页第二页，共171页。第3页/共171页第三页，共171页。第4页/共171页第四页，共171页。Clk0123D0QD0D1D2D3D1D2D3D0D1D2D3D0D1D2D3D0D1D2D3012301230123第5页/共171页第五页，共171页。Cnt1.0MuxCntClkD0QD1D2D3Sel第6页/共171页第六页，共171页。CarryShiftCntClkD0QD1D2D3Load第7页/共171页第七页，共171页。第8页/共171页第八页，共171页。起始(q sh)位数据Uart_

2、RxD7D6D5D4D3D2D1D0CD0校验位停止位第9页/共171页第九页，共171页。UartDataUartRxSysClkNewReadErr第10页/共171页第十页，共171页。下降(xijing)沿检测接收定时控制采集时钟生成移位寄存奇偶/停止位标志产生UartRxSysClkReadErrDataNew第11页/共171页第十一页，共171页。第12页/共171页第十二页，共171页。这些(zhxi)都是可靠性问题第13页/共171页第十三页，共171页。这么办？第14页/共171页第十四页，共171页。第15页/共171页第十五页，共171页。TDelayIn1In2In3

3、Out对于组合逻辑的电路，在电路分析时只有输入到输出的延时（Tdelay），由于电路实现的原因，不同(b tn)的输入到输出的延时不同(b tn)，不同(b tn)的工艺产生的延时不同(b tn)，不同(b tn)的温度会导致延时不同(b tn)。第16页/共171页第十六页，共171页。ClkQD DDCLKQDQThTsuTcoTsu：建立时间，表示在时钟有效沿前数据维持(wich)不变的时间Th：保持时间，表示在时钟有效沿后数据维持(wich)不变的时间Tco：输出延时，表示在时钟有效沿后数据输出的时间第17页/共171页第十七页，共171页。第18页/共171页第十八页，共171页。第

4、19页/共171页第十九页，共171页。第20页/共171页第二十页，共171页。TDelayTsuThTcofmax ？第21页/共171页第二十一页，共171页。ClkDQDDQQDTcoTDelayTsuT = Tco + TDelay + Tsu当时钟沿有效时，经过(jnggu)时间T，信号传达到第二个寄存器。要使电路能可靠工作，必须Tclk T，如果满足此要求，时钟频率为fClk 1/T ；则fmax = 1/T 。第22页/共171页第二十二页，共171页。n 可靠性n 处理速度第23页/共171页第二十三页，共171页。C0C1C2C3CnT0T1T3TnTDelay = T0

5、+ T1 + T2 + T3 + + TnT2TDelay第24页/共171页第二十四页，共171页。C0C1C2C3CnDFFDFFDFFDFFT0T1T3TnT2TDelayClkTDelay = n TClk + Tco第25页/共171页第二十五页，共171页。TDelay = n TClk + Tco因为fmax = 1/（ Tco + Tn + Tsu），Tn为触发器间的组合逻辑的最大的延时由于(yuy)Tco 和 Tsu在同一芯片中基本上是个常数，所以Tn直接影响fmax。当TClk Tn，组合逻辑的延时与TDelay 无关。是？否？第26页/共171页第二十六页，共171页。T

6、= (T1+ t)+( T2+ t)+(T3+ t)+(T4+ t) +(Tn+ t)= T1+ T2+ T3+ T4 +Tn+ t n = TDelay + t n 变化(binhu)引起的延时为t n 第27页/共171页第二十七页，共171页。T= n TClk +(Tco+ t)= ( n TClk +Tco ) + t= TDelay + t变化(binhu)引起的延时为t所以同步数字电路的可靠性和移植性明显优于异步电路第28页/共171页第二十八页，共171页。第29页/共171页第二十九页，共171页。第30页/共171页第三十页，共171页。异步电路(dinl)：TDelay

7、= T0 + T1 + T2 + T3 + + Tn同步(tngb)电路：TDelay = n TClk + Tco为了使同步电路的触发器工作稳定，必须保证Tclk Tmax，其中Tmax为T0 、 T1 、 T2 、 T3 Tn中最大的一个第31页/共171页第三十一页，共171页。行速度。第32页/共171页第三十二页，共171页。第33页/共171页第三十三页，共171页。第34页/共171页第三十四页，共171页。第35页/共171页第三十五页，共171页。第36页/共171页第三十六页，共171页。第37页/共171页第三十七页，共171页。第38页/共171页第三十八页，共171页

8、。第39页/共171页第三十九页，共171页。第40页/共171页第四十页，共171页。第41页/共171页第四十一页，共171页。第42页/共171页第四十二页，共171页。第43页/共171页第四十三页，共171页。第44页/共171页第四十四页，共171页。第45页/共171页第四十五页，共171页。第46页/共171页第四十六页，共171页。第47页/共171页第四十七页，共171页。第48页/共171页第四十八页，共171页。、： 、第49页/共171页第四十九页，共171页。第50页/共171页第五十页，共171页。第51页/共171页第五十一页，共171页。第52页/共171页第

9、五十二页，共171页。定时(dn sh)处理TIMEPOCESSCPU接口CPUINTERFACE上总线形成ADDGENERATE端口映射PORTMAP端口映射PORTMAP端口映射PORTMAP端口映射PORTMAP下行数据总线上行和下行控制总线CPU数据、地址和控制总线上行数据总线E1接口QE1MAP第53页/共171页第五十三页，共171页。第54页/共171页第五十四页，共171页。第55页/共171页第五十五页，共171页。第56页/共171页第五十六页，共171页。第57页/共171页第五十七页，共171页。第58页/共171页第五十八页，共171页。第59页/共171页第五十九页

10、，共171页。第60页/共171页第六十页，共171页。电路设计输入激励输出响应测试平台第61页/共171页第六十一页，共171页。电路设计（RTL描述(mio sh)）输入激励比较输出响应测试平台电路设计（行为描述）第62页/共171页第六十二页，共171页。第63页/共171页第六十三页，共171页。电路设计输入(shr)激励比较输出响应测试平台预测结果第64页/共171页第六十四页，共171页。第65页/共171页第六十五页，共171页。第66页/共171页第六十六页，共171页。第67页/共171页第六十七页，共171页。第68页/共171页第六十八页，共171页。n验证小组成员的职责

11、(zhz)和分工。第69页/共171页第六十九页，共171页。第70页/共171页第七十页，共171页。第71页/共171页第七十一页，共171页。第72页/共171页第七十二页，共171页。其输出(shch)波形：第73页/共171页第七十三页，共171页。MAX7000MAX300AFLEX1K对CLKEN和CLK分别进行计数，比较(bjio)计数的值便能知道CLKEN是否能真实反映CLK。输入的激励：SysClk周期为20ns；Clk周期为58ns。第74页/共171页第七十四页，共171页。组合(zh)逻辑TaTbClkSysClkClkDQDQ第75页/共171页第七十五页，共171

12、页。第76页/共171页第七十六页，共171页。第77页/共171页第七十七页，共171页。第78页/共171页第七十八页，共171页。第79页/共171页第七十九页，共171页。nFIFO的深度(shnd)最小需要3n如果SYSCLKCLK，如何处理？n如果内部电路不能运行在CLK时钟频率上，如CLK为200MHz？第80页/共171页第八十页，共171页。第81页/共171页第八十一页，共171页。n如果(rgu)不能满足第一条，怎么办？第82页/共171页第八十二页，共171页。分频器模块(m kui)A模块B模块CSysClkn这种结构在很多情况下不会出问题，但如果模块间有数据交换时，

13、其定时特性的评估将比较困难；n当时钟很多时，对时钟的布线要求较高；第83页/共171页第八十三页，共171页。分频器模块(m kui)A模块B模块CSysClkClkEnAClkEnBClkEnCn这种结构使电路中的模块间的数据交换非常简单；n对电路的静态时序分析变的简单且易于调整；n由于对工艺和布线的要求降低，电路的可靠性和移植性大大增加；n使内部电路设计更理想化和理论化。第84页/共171页第八十四页，共171页。第85页/共171页第八十五页，共171页。n外围时序和相位关系不变。第86页/共171页第八十六页，共171页。内部(nib)电路接口电路外围电路n接口电路隔离了外围电路和内部

14、电路，它不改变外围电路的时序和相位要求；n接口电路使内部电路有统一的系统时钟；n使内部电路中没有双向变量和三态信号n使内部电路接收的信号更稳定；n总之，接口电路使内部电路的处理更理想化和理论化。第87页/共171页第八十七页，共171页。第88页/共171页第八十八页，共171页。EnvccEnvccEn双向接口(ji ku)线与线或第89页/共171页第八十九页，共171页。第90页/共171页第九十页，共171页。0 101001100Latch的波形Latch的结构EnDQLacthmux01Sel1DQ1 0第91页/共171页第九十一页，共171页。n 确认Latch使用条件(tio

15、jin)是否完全具备；n 如果有任意一条不具备，使用别的电路代替；第92页/共171页第九十二页，共171页。解决办法：使用数据有效(yuxio)标志(Enable)第一个沿进行锁存。Data(内部)EnableData上次锁存数据本次数据EnableDataData(内部)上次锁存数据本次数据使用Latch的情况不使用Latch的情况第93页/共171页第九十三页，共171页。解决办法：使用数据有效(yuxio)标志(Enable)第二个沿进行锁存。不使用Latch的情况EnableDataData(内部)本次数据使用Latch的情况要求输出数据的位置OutputData(内部)Enable

16、Data要求输出数据的位置Output本次锁存数据第94页/共171页第九十四页，共171页。锁存数据解决办法：使用数据(shj)有效标志(Enable)控制数据(shj)输入不使用Latch的情况EnableDataData(内部)本次数据使用Latch的情况使用数据的位置EnableDataData(内部)使用数据的位置数据有效第95页/共171页第九十五页，共171页。n 确认Latch使用条件是否(sh fu)完全具备；n 如果有任意一条不具备，使用别的电路代替；n 如果全部具备，确认系统中是否(sh fu)有比数据有效标志快3倍以上的时钟；n 如果有，使用该时钟锁存数据；第96页/共

17、171页第九十六页，共171页。EnableDataD0D1D1D0Q0Q1使用数据位置使用数据位置QOutputSysClkQD1D0Q1Q0使用数据位置使用数据位置OutputQENDEnableDataQQENDEnableDataSysClkQ第97页/共171页第九十七页，共171页。n 确认Latch使用条件是否(sh fu)完全具备；n 如果有任意一条不具备，使用别的电路代替；n 如果全部具备，确认系统中是否(sh fu)有比数据有效标志快3倍以上的时钟；n 如果有，使用该时钟锁存数据；n如果没有，只能用Latch或其替换电路。第98页/共171页第九十八页，共171页。Gate

18、DataSysClkQENDQ10实际波形实际电路Latch是否(sh fu)可以不用？第99页/共171页第九十九页，共171页。第100页/共171页第一百页，共171页。并串转换(zhunhun)串并转换第101页/共171页第一百零一页，共171页。第102页/共171页第一百零二页，共171页。n仿真波形第103页/共171页第一百零三页，共171页。n仿真(fn zhn)波形第104页/共171页第一百零四页，共171页。n仿真(fn zhn)波形第105页/共171页第一百零五页，共171页。第106页/共171页第一百零六页，共171页。写地址(dzh)计数器RAM读地址(dz

19、h)计数器写时钟读时钟复位复位读地址读地址复位电路写数据读数据第107页/共171页第一百零七页，共171页。第108页/共171页第一百零八页，共171页。时钟(shzhng)生成器同步信号串行数据系统时钟恢复的时钟第109页/共171页第一百零九页，共171页。第110页/共171页第一百一十页，共171页。第111页/共171页第一百一十一页，共171页。1外部定时型DataClkDataClkEn2内部定时型DataClkDataClkEn3隐含定时型DataDataClkEn4数据定时型DataDataClkEn第112页/共171页第一百一十二页，共171页。DataClkSysC

20、lkDataClkEn为什么？时钟生成内部(nib)时钟型隐含定时型定时产生时钟提取数据定时型所以我们只要讨论如何处理外部时钟型电路即可解决所有输入接口电路的问题第113页/共171页第一百一十三页，共171页。DataClkSysClkDataClkEn数据锁存有效沿提取数据锁存EnDClkDClk数据移位时钟滤波数据锁存EnDClkDClk有效沿提取数据滤波时钟滤波数据锁存EnDClkDClk有效沿提取相位适应时钟滤波数据锁存EnDClkDClk有效沿提取SysClk速率(sl)大于Clk的速率(sl)2倍以上SysClk速率大于Clk的速率4倍以上FIFO数据锁存EnDClkDWrRdS

21、ysClk速率不小于Clk但小于的速率2倍SysClk速率小于Clk的速率数据移位FIFO数据锁存EnDClkDClkDRdWr计数器D第114页/共171页第一百一十四页，共171页。第115页/共171页第一百一十五页，共171页。1外部定时型DataClkEnSysClkDataClk2内部定时型DataClkEnSysClkDataClk所有型式我们均可以把它等效(dn xio)为外部定时型？第116页/共171页第一百一十六页，共171页。DataClkEnSysClkDataClk有效沿提取数据锁存(处理)DEnClkEnSysClk速率大于Clk的速率4倍以上数据锁存(处理)有效

22、沿提取数据锁存ClkDDEnClkEnSysClk速率大于Clk的速率2倍以上FIFO数据锁存DDWrClkRdEnClkSysClk速率大于Clk的速率但不小于Clk数据移位FIFODDWrEnClkRdEnEnClk计数器LoadRdSysClk速率小于Clk的速率第117页/共171页第一百一十七页，共171页。第118页/共171页第一百一十八页，共171页。CpuWrCpuALECpuAddrAddr_LAddr_HCpuDataDataCpuRdAddr_LAddr_H写周期(zhuq)读周期第119页/共171页第一百一十九页，共171页。CpuWrCpuRdCpuALECpuA

23、ddrCpuDataSysClkWrEnWrDataAddressRdDataRdClr相位提取相位提取数据锁存数据锁存三态控制数据锁存Addr_LAddr_H第120页/共171页第一百二十页，共171页。第121页/共171页第一百二十一页，共171页。写入清零CpuWrCpuALECpuAddrAddr_LAddr_HCpuDataDataCpuRdAddr_LAddr_HSysClkWrEnRdClrAddrLAddrHWrDataRdDataAddr_LAddr_LAddr_HAddr_HRdDataWrData0RdData第122页/共171页第一百二十二页，共171页。低位地址

24、高位地址高位地址低位地址Data=H5AAddr=H55AAData=HA5Addr=HAA55第123页/共171页第一百二十三页，共171页。第124页/共171页第一百二十四页，共171页。C = A + BABCABC+加法器C = A - BABCA-BC+减法器C = C + BABCBC+累加器C = C + 1ABC1C+计数器第125页/共171页第一百二十五页，共171页。Overflow = 1: A BC = 0: A = B第126页/共171页第一百二十六页，共171页。Q = D 2nABCnQ乘法器DQ = D 2nABCnQ除法器DQ = Q 2ABC1Q右移

25、移位寄存器Q = Q 2ABC1Q左移移位寄存器第127页/共171页第一百二十七页，共171页。nQmDm+m选择器锁存器nQmDm-m选择器锁存器第128页/共171页第一百二十八页，共171页。第129页/共171页第一百二十九页，共171页。左移右移第130页/共171页第一百三十页，共171页。第131页/共171页第一百三十一页，共171页。第132页/共171页第一百三十二页，共171页。第133页/共171页第一百三十三页，共171页。nC = A B0 + A 2 B1 + A 4 B2 + A 8 B3 x2x4x8xxxx+B1B0B2B3AC第134页/共171页第一百

26、三十四页，共171页。第135页/共171页第一百三十五页，共171页。第136页/共171页第一百三十六页，共171页。0F = 31.44MHzT = 31.8ns6F = 125.0MHzT = 8ns2F = 67.11MHzT = 14.9ns4F = 97.08MHzT = 10.3ns8F = 125.0MHzT = 8ns1F = 40.98MHzT = 24.4ns第137页/共171页第一百三十七页，共171页。nC = A B0 + A 2 B1 + A 4 B2 + A 8 B3 30)(nnBnAx+CntABStartCEnd第138页/共171页第一百三十八页，共

27、171页。第139页/共171页第一百三十九页，共171页。第140页/共171页第一百四十页，共171页。0020001112220011220120122222222210010010010010024)24(nkkkkkkkkxxxxxxxxxxxxmmmmmmmmmmmmmmmmmmm第141页/共171页第一百四十一页，共171页。第142页/共171页第一百四十二页，共171页。n 由于在电路运算时有大量的进位和运算，所以该电路运算速度较慢，一般情况我们可以(ky)在每一级的计算过程中加入触发器，以改善电路的运行频率。第143页/共171页第一百四十三页，共171页。n检查仿真波形

28、；n如何(rh)让电路产生数据计算完成标志；n如何(rh)加快电路的运算效率；第144页/共171页第一百四十四页，共171页。-DFFNotCntABCStartEndMod第145页/共171页第一百四十五页，共171页。第146页/共171页第一百四十六页，共171页。第147页/共171页第一百四十七页，共171页。)0()(100)0()(100)(100)(100)0(100)(100)(100100)()()()(2)24(2()2()4(2)(2(2)0)2(2)4(2()1)2)(4(2(20)2(21)4(2)2)(4(2201)2)(4(2201210111113021133101122100012211112122201122100012211112222001122100112211122012012122010221222012021222012222222222222222222222222222