ch8 可编程逻辑器件PLD

1、第八章 可编程逻辑器件PLD第一节第一节 可编程逻辑器件可编程逻辑器件PLDPLD概述概述第二节第二节 可编程逻辑器件可编程逻辑器件PLDPLD的基本单元的基本单元第三节第三节 可编程只读存储器可编程只读存储器PROMPROM和可编程逻辑阵列和可编程逻辑阵列PLAPLA第四节第四节 可编程阵列逻辑可编程阵列逻辑PALPAL和通用阵列逻辑和通用阵列逻辑GALGAL第五节第五节 高密度可编程逻辑器件高密度可编程逻辑器件HDPLDHDPLD原理及应用原理及应用第六节第六节 随机存取存储器随机存取存储器SRAMSRAM22第八章 可编程逻辑器件PLD22简 介连接线与点增多连接线与点增多抗干扰下降抗干

2、扰下降33第八章 可编程逻辑器件PLD33传统的逻辑系统传统的逻辑系统:当规模增大时当规模增大时 焊点多，可靠性下降；焊点多，可靠性下降；系统规模增加，成本升高；系统规模增加，成本升高；功耗增加；功耗增加；占用空间扩大。占用空间扩大。简简 介介系统放在一个芯片内系统放在一个芯片内专用集成电路（简称专用集成电路（简称ASIC）用户定制用户定制集成电路集成电路44第八章 可编程逻辑器件PLD44什么是什么是ASIC ASIC，即专用集成电路，是专门为某，即专用集成电路，是专门为某一应用领域或某一专门用户需要而设计制造一应用领域或某一专门用户需要而设计制造的的LSI或或VLSI电路，具有体积小、重量

3、轻、电路，具有体积小、重量轻、功耗低、高性能、高可靠性和髙保密性等优功耗低、高性能、高可靠性和髙保密性等优点。点。55第八章 可编程逻辑器件PLD55ASIC有哪些种类有哪些种类 第一类、模拟第一类、模拟ASIC， 常见的有运算放常见的有运算放大器、功率放大器、稳压器等。由于模拟电大器、功率放大器、稳压器等。由于模拟电路自身特点，发展缓慢。路自身特点，发展缓慢。 第二类、数字第二类、数字ASIC， 又分为半定制又分为半定制ASIC和全定制和全定制ASIC两种。种类繁多，发展两种。种类繁多，发展迅速。迅速。66第八章 可编程逻辑器件PLD66数字数字ASIC的分类的分类 第一类、全定制第一类、全

4、定制ASIC。设计人员从晶。设计人员从晶体管的版图尺寸、位置、互连线开始设计，体管的版图尺寸、位置、互连线开始设计，已达到芯片面积利用率髙、速度快、功耗低已达到芯片面积利用率髙、速度快、功耗低的最优化性能。全定制的最优化性能。全定制ASIC对设计人员要对设计人员要求高、设计成本髙、周期长、适合批量大的求高、设计成本髙、周期长、适合批量大的芯片产品。比如图像处理芯片、通信系统专芯片产品。比如图像处理芯片、通信系统专用芯片。用芯片。77第八章 可编程逻辑器件PLD77 第二类、半定制第二类、半定制ASIC。是一种具有大。是一种具有大量通用模块的半成品芯片，用户只需考虑电量通用模块的半成品芯片，用户

5、只需考虑电路逻辑功能和各功能模块之间的合理连接就路逻辑功能和各功能模块之间的合理连接就可以了。特点是设计灵活方便、设计成本、可以了。特点是设计灵活方便、设计成本、周期、对设计人员的要求较全定制周期、对设计人员的要求较全定制ASIC的的为低。为低。88第八章 可编程逻辑器件PLD88半定制半定制ASIC门阵列门阵列标准单元标准单元PLD99第八章 可编程逻辑器件PLD99门阵列门阵列 按传统阵列在硅片上制成具有标准逻辑按传统阵列在硅片上制成具有标准逻辑门的形式，它是不封装的半成品，生产厂家门的形式，它是不封装的半成品，生产厂家可根据用户要求，在掩膜中制作出互连的图可根据用户要求，在掩膜中制作出互

6、连的图案，最后封装为成品在提供给用户。案，最后封装为成品在提供给用户。1010第八章 可编程逻辑器件PLD1010标准单元标准单元 由由IC厂家将预先设置好、经过测试且具厂家将预先设置好、经过测试且具有一定功能的逻辑块作为标准单元存储在数有一定功能的逻辑块作为标准单元存储在数据库中，包括标准据库中，包括标准TTL、CMOS、存储器、存储器、微处理器、微处理器、I/O电路的专用单元阵列。电路的专用单元阵列。 设计人员在电路设计完成之后，利用设计人员在电路设计完成之后，利用CAD工具在版图一级完成与电路一一对应的工具在版图一级完成与电路一一对应的最终设计。最终设计。1111第八章 可编程逻辑器件P

7、LD1111TTL与非门单元TTL非门单元. CMOS与非门单元CMOS非门单元数据库数据库用户用户&1映射1212第八章 可编程逻辑器件PLD1212 标准单元设计灵活、功能强、但由于仍标准单元设计灵活、功能强、但由于仍然需要由然需要由IC厂家进行后续的工艺加工和制造，厂家进行后续的工艺加工和制造，因此和门阵列类型一样，其设计和制造周期因此和门阵列类型一样，其设计和制造周期较长，开发费用较高。较长，开发费用较高。1313第八章 可编程逻辑器件PLD1313 PLD PLD，可编程逻辑器件，是由，可编程逻辑器件，是由IC厂家作厂家作为一种通用性器件生产的半定制电路，用户为一种通用性器件

8、生产的半定制电路，用户可通过对器件编程实现所需要的功能。可通过对器件编程实现所需要的功能。 PLD器件一经编程，就可直接使用，无器件一经编程，就可直接使用，无需在由需在由IC厂家进行工艺加工。因此使用灵活厂家进行工艺加工。因此使用灵活方便、研发风险小、设计成本较低、设计周方便、研发风险小、设计成本较低、设计周期短、可靠性髙，应用极为广泛。期短、可靠性髙，应用极为广泛。1414第八章 可编程逻辑器件PLD1414 但由于器件本身比较复杂、制造成本较高但由于器件本身比较复杂、制造成本较高，因此价格不菲。，因此价格不菲。 所以可编程逻辑器件主要适用于产品的研所以可编程逻辑器件主要适用于产品的研制开发

9、阶段、或者产量比较少，科技含量和价制开发阶段、或者产量比较少，科技含量和价格较高的系统设备中。格较高的系统设备中。1515第八章 可编程逻辑器件PLD1515第一节 可编程逻辑器件PLD概述PLD简单低密度简单低密度PLDCPLDFPGAPROMPLAPALGAL与固定，或编程与固定，或编程与或均可编程与或均可编程与编程，或固定与编程，或固定复杂髙密度复杂髙密度PLD1616第八章 可编程逻辑器件PLD1616 PLD有多种品种：有多种品种：PROM、PLA、PAL、GAL、EPLD和和FPGA等。但它们组成结构基本相似等。但它们组成结构基本相似与门与门阵列阵列或门或门阵列阵列乘积项乘积项和项

10、和项PLD主体主体输入输入电路电路输入信号输入信号互补互补输入输入输出输出电路电路输出函数输出函数反馈输入信号反馈输入信号 可由或阵列直接输出，可由或阵列直接输出，构成组合；构成组合； 通过寄存器输出，通过寄存器输出，构成时序方式输出。构成时序方式输出。可直接可直接输出输出也可反馈到输入也可反馈到输入 输出既可以是低电平有输出既可以是低电平有效，又可以是高电平有效。效，又可以是高电平有效。一、一、 PLDPLD的基本结构的基本结构第一节 可编程逻辑器件PLD概述1717第八章 可编程逻辑器件PLD1717二、二、PLDPLD的逻辑符号表示方法的逻辑符号表示方法1. 输入缓冲器表示方法输入缓冲器

11、表示方法AAA2. 与门和或门的表示方法与门和或门的表示方法第一节 可编程逻辑器件PLD概述PLD具有较大的与或阵列，逻辑图具有较大的与或阵列，逻辑图的画法与传统的画法有所不同。的画法与传统的画法有所不同。A B C D F1固定连接固定连接编程连接编程连接F1=ABC1818第八章 可编程逻辑器件PLD1818A B C DF2F2=B+C+D二、二、PLDPLD的逻辑符号表示方法的逻辑符号表示方法2. 与门和或门的表示方法与门和或门的表示方法第一节 可编程逻辑器件PLD概述1919第八章 可编程逻辑器件PLD19193. 三种特殊表示方法三种特殊表示方法1.输入全编程，输出为输入全编程，输

12、出为0。2.也可简单地对应的与门中画叉，因此也可简单地对应的与门中画叉，因此E=D。3.乘积项与任何输入信号都没有接通，相当与门输出为乘积项与任何输入信号都没有接通，相当与门输出为1。第一节 可编程逻辑器件PLD概述 下图给出最简单的下图给出最简单的PROM电路图，右图是左图的简化形式。电路图，右图是左图的简化形式。实现的函数为：实现的函数为：固定连接点固定连接点（与）（与）编程连接点编程连接点（或）（或） 实现函数的表达式：实现函数的表达式：最小项表达式最小项表达式BABAF1 BABAF2 BAF3 ABBABABA2121第八章 可编程逻辑器件PLD2121（1）与固定、或编程：）与固定

13、、或编程：ROM和和PROM（2）与或全编程：）与或全编程：PLA（3）与编程、或固定：）与编程、或固定：PAL、GAL和和HDPLD根据与或阵列是否可编程分为三类：根据与或阵列是否可编程分为三类：二、二、PLDPLD的分类的分类第一节 可编程逻辑器件PLD概述2222第八章 可编程逻辑器件PLD22221. 与固定、或编程与固定、或编程ABCBCA0 0 00 0 10 1 01 1 1 连接点编连接点编程时，需画程时，需画一个叉。一个叉。输输出出全全部部最最小小项项全译码全译码A B C二、二、PLDPLD的分类的分类第一节 可编程逻辑器件PLD概述与阵列全固定，与阵列全固定，ROM和和P

14、ROM2323第八章 可编程逻辑器件PLD23232. 与、或全编程与、或全编程 代表器件是代表器件是PLA（Programmable Logic Array），），下图给下图给出了出了PLA的阵列结构。的阵列结构。 不象不象PROM那样与那样与阵列需要全译码。阵列需要全译码。 由于由于与或阵列均能编与或阵列均能编程程的特点，在实现函数时，的特点，在实现函数时，所需的是简化后的乘积项之所需的是简化后的乘积项之和和，这样阵列规模比，这样阵列规模比PROM小得多。小得多。可编程可编程可编程可编程二、二、PLDPLD的分类的分类第一节 可编程逻辑器件PLD概述2424第八章 可编程逻辑器件PLD24

15、243. 与编程、或固定与编程、或固定 在这种结构中，或在这种结构中，或阵列固定若干个乘积项阵列固定若干个乘积项输出。输出。O1 代表器件代表器件PAL（Programmable Array Logic） 和和GAL（Generic Array Logic）。二、二、PLDPLD的分类的分类第一节 可编程逻辑器件PLD概述每个交叉点都每个交叉点都可编程。可编程。O1为两个乘积为两个乘积项之和。项之和。2525第八章 可编程逻辑器件PLD2525 阵 列 类 型 与 或 输出方式 PROMPLA PALGAL 固定 可编程 可编程 可编程 可编程 可编程 固定固定 TS, OC TS, OC,

16、H, L TS, I/O, 寄存器 用户定义 各种各种PLDPLD的结构特点的结构特点第一节 可编程逻辑器件PLD概述2626第八章 可编程逻辑器件PLD2626采用采用PLD设计数字系统和中小规模相比具有如下特点：设计数字系统和中小规模相比具有如下特点：1.系统体积减小：系统体积减小：单片单片PLD有很高的密度，可容纳中小规模有很高的密度，可容纳中小规模集成电路的几片到十几片；集成电路的几片到十几片；2.逻辑设计的灵活性增强：逻辑设计的灵活性增强：使用使用PLD器件设计的系统，可以器件设计的系统，可以不受标准系列器件在逻辑功能上的限制；不受标准系列器件在逻辑功能上的限制；3.设计周期缩短：设

17、计周期缩短：由于可编程特性，用由于可编程特性，用PLD设计一个系统所设计一个系统所需时间比传统方式大为缩短；需时间比传统方式大为缩短；三、三、 PLDPLD的性能特点的性能特点第一节 可编程逻辑器件PLD概述2727第八章 可编程逻辑器件PLD27274.系统处理速度提高：系统处理速度提高：实现任何逻辑功能比用中小规模器件实现任何逻辑功能比用中小规模器件所需的逻辑级数少。简化了系统设计，减少了级间延迟，所需的逻辑级数少。简化了系统设计，减少了级间延迟，提高了系统的处理速度；提高了系统的处理速度；5.系统成本降低：系统成本降低：由于由于PLD集成度高，测试与装配的量大大集成度高，测试与装配的量大

18、大减少，避免了改变逻辑带来的重新设计和修改，有效地降减少，避免了改变逻辑带来的重新设计和修改，有效地降低了成本；低了成本；6.系统的可靠性提高：系统的可靠性提高：减少了芯片数量和印制板面积，减少减少了芯片数量和印制板面积，减少相互间的连线，增加了平均寿命相互间的连线，增加了平均寿命, 提高抗干扰能力，从而增提高抗干扰能力，从而增加了系统的可靠性；加了系统的可靠性；7.系统具有加密功能：系统具有加密功能：某些某些PLD器件，如器件，如GAL或高密度可或高密度可编程逻辑器件本身具有加密功能。编程逻辑器件本身具有加密功能。三、三、 PLDPLD的性能特点的性能特点第一节 可编程逻辑器件PLD概述28

19、28第八章 可编程逻辑器件PLD2828 用可编程逻辑器件设计电路需要相应的用可编程逻辑器件设计电路需要相应的开发软件平台开发软件平台和和编程器编程器，可编程逻辑器件开发软件和相应的编程器多种，可编程逻辑器件开发软件和相应的编程器多种多样。多样。 特别是一些较高级的软件平台，一个系统除了方案设特别是一些较高级的软件平台，一个系统除了方案设计和输入电路外，其它功能都可用编程软件自动完成。计和输入电路外，其它功能都可用编程软件自动完成。可编程逻辑器件设计电路过程如下图所示：可编程逻辑器件设计电路过程如下图所示： 电电 路方路方 设案设案 计计设设计计输输入入优优化化电电路路选选择择器器件件编编程程

20、 器时器时 件序件序 功检功检 能查能查设计人员完成设计人员完成四、四、用用PLDPLD实现逻辑电路的方法与过程实现逻辑电路的方法与过程第一节 可编程逻辑器件PLD概述2929第八章 可编程逻辑器件PLD2929第二节 可编程逻辑器件PLD的基本单元 易失性单元：易失性单元：静态随机存储器（静态随机存储器（SRAM）结构，结构， 特点是掉电以后信息就要丢失。特点是掉电以后信息就要丢失。 非易失性单元：非易失性单元：有多种编程单元，有多种编程单元， 特点是掉电后信息不会丢失。特点是掉电后信息不会丢失。 编程方式编程方式 一次编程：一次编程：信息一次编程固定好，编程元件是信息一次编程固定好，编程元

21、件是PROM。 多次编程：多次编程：可编程并可多次写入和擦除，可编程并可多次写入和擦除， 编程元件是编程元件是UV EPROM和和E2PROM等。等。 编程单元编程单元PLD中用来存放中用来存放数据的基本单元数据的基本单元编程单元采用编程单元采用的是的是浮栅技术。浮栅技术。3030第八章 可编程逻辑器件PLD3030000 0 0 0111 0 0 1 A1 A2 Y1 Y2 Y3 Y4 十进制 0 0 0 1 1 0 1 1 0 0 0 0 0 0 0 1 0 1 0 0 1 0 0 1 0 1 4 9 字字线线位线位线第二节 可编程逻辑器件PLD的基本单元一、熔丝型开关一、熔丝型开关313

22、1第八章 可编程逻辑器件PLD3131用高压将用高压将PLICE介质击穿。介质击穿。第二节 可编程逻辑器件PLD的基本单元二、反熔丝型开关二、反熔丝型开关第八章 可编程逻辑器件PLD浮栅编程编程单元特点：能多次改写浮栅编程编程单元特点：能多次改写（一）叠栅型（一）叠栅型（SIMOS）存储单元存储单元无无115V5VGND 0三、浮栅编程技术三、浮栅编程技术第二节 可编程逻辑器件PLD的基本单元第八章 可编程逻辑器件PLD25V25VGND-+有有1（5V)11（一）叠栅型（一）叠栅型（SIMOS）存储单元存储单元三、浮栅编程技术三、浮栅编程技术第二节 可编程逻辑器件PLD的基本单元3434第八

23、章 可编程逻辑器件PLD3434浮栅上无负电荷浮栅上无负电荷相当于存相当于存“0”浮栅上有负电荷浮栅上有负电荷相当于存相当于存“1”（一）叠栅型（一）叠栅型（SIMOS）存储单元存储单元三、浮栅编程技术三、浮栅编程技术第二节 可编程逻辑器件PLD的基本单元浮栅上的电荷无放电通路，没法泄漏？浮栅上的电荷无放电通路，没法泄漏？用紫外线照射！用紫外线照射！3535第八章 可编程逻辑器件PLD3535（一）叠栅型（一）叠栅型（SIMOS）存储单元存储单元三、浮栅编程技术三、浮栅编程技术第二节 可编程逻辑器件PLD的基本单元3636第八章 可编程逻辑器件PLD3636（二）隧道型（二）隧道型（FLOTO

24、X）储存单元储存单元EPROM缺点缺点:擦除速度慢，不能用于快速改变储存信息的场合。擦除速度慢，不能用于快速改变储存信息的场合。隧道型储存单元：电擦除、电编程的只读存储器。简称隧道型储存单元：电擦除、电编程的只读存储器。简称E2PROM。一次擦一个字。一次擦一个字。三、浮栅编程技术三、浮栅编程技术第二节 可编程逻辑器件PLD的基本单元第八章 可编程逻辑器件PLD 它与叠栅型管的不同在于浮栅延长区与漏区它与叠栅型管的不同在于浮栅延长区与漏区N 之间的交之间的交叠处有一个厚度约为叠处有一个厚度约为80埃的薄绝缘层。埃的薄绝缘层。面积大面积大向浮栅写入电荷时，向浮栅写入电荷时，G加加25V，D接接G

25、ND。擦除浮栅电荷时，擦除浮栅电荷时，G加加5V，D接接25V。 FLOTOX管的结构剖面示意图如图所示。管的结构剖面示意图如图所示。隧道隧道80埃埃三、浮栅编程技术三、浮栅编程技术隧道型（隧道型（FLOTOX）储存单元储存单元第二节 可编程逻辑器件PLD的基本单元3838第八章 可编程逻辑器件PLD3838（三）闪速型（三）闪速型（Flash）存储单元存储单元 闪速存储单元又称为闪速存储单元又称为快擦快擦快写存储单元。快写存储单元。 闪速存储单元去掉了隧道闪速存储单元去掉了隧道型存储单元的选择管，它不像型存储单元的选择管，它不像E2PROM那样一次只能擦除一那样一次只能擦除一个字，而是可以用

26、一个信号，个字，而是可以用一个信号，在几毫秒内擦除一大区段。在几毫秒内擦除一大区段。 因此，闪速存储单元比隧道型存储单元的芯片结构更简因此，闪速存储单元比隧道型存储单元的芯片结构更简单、更有效，使用闪速存储单元制成的单、更有效，使用闪速存储单元制成的PLD器件密度更高。器件密度更高。三、浮栅编程技术三、浮栅编程技术第二节 可编程逻辑器件PLD的基本单元3939第八章 可编程逻辑器件PLD3939Flash工作原理类似于叠栅型工作原理类似于叠栅型存储单元。存储单元。 1. 闪速存储单元源极的区域闪速存储单元源极的区域Sn+大于漏极的区域大于漏极的区域Dn+，两两区域不是对称的，使浮栅上的电子进行

27、分级双扩散，电子扩区域不是对称的，使浮栅上的电子进行分级双扩散，电子扩散的速度远远大于叠栅型存储单元；散的速度远远大于叠栅型存储单元； 2. 叠栅存储单元的浮栅到叠栅存储单元的浮栅到P型衬底间的氧化物层约型衬底间的氧化物层约200埃左右，而闪速存储单元的氧化物层更薄，约为埃左右，而闪速存储单元的氧化物层更薄，约为100埃。埃。N+N+（三）闪速型（三）闪速型（Flash）存储单元存储单元三、浮栅编程技术三、浮栅编程技术第二节 可编程逻辑器件PLD的基本单元两点不同之处：两点不同之处：4040第八章 可编程逻辑器件PLD4040四、六管静态存储单元四、六管静态存储单元闪速存储单元：可再编程能力约

28、为闪速存储单元：可再编程能力约为10万万次左右；次左右；SRAM存储单元：存储单元：无限次无限次编程编程两个两个CMOS反相器反相器交互耦合组成。交互耦合组成。SRAM六管存储单元：六管存储单元：第二节 可编程逻辑器件PLD的基本单元两个两个NMOS控制传输管控制传输管4141第八章 可编程逻辑器件PLD4141第三节 可编程只读存储器PROM和可编程逻辑阵列PLA1. 特点：特点：与阵列固定与阵列固定、或阵列可编程或阵列可编程2. 应用：应用： 存储器存储器 实现任意组合逻辑函数实现任意组合逻辑函数 与阵列固定与阵列固定最小项最小项 或阵列可编程的器件或阵列可编程的器件最小项的和项最小项的和

29、项最小项表达式最小项表达式一、可编程只读存储器一、可编程只读存储器PROMPROM例：例： 下图是一个下图是一个8（字线）（字线）4（数据）的存储器数据阵列图。（数据）的存储器数据阵列图。3-8线译码器线译码器84存储单元矩阵存储单元矩阵输出缓冲器输出缓冲器地址码输入端地址码输入端数据输出端数据输出端字线字线 由地址译码器选中不同的字线，被选中字线上的四位数由地址译码器选中不同的字线，被选中字线上的四位数据通过输出缓冲器输出。据通过输出缓冲器输出。 如当地址码如当地址码A2A1A0000时，字线时，字线P01，将字线将字线P0上的存上的存储单元存储的数据储单元存储的数据0000输出，即输出，即

30、D0D30000。00010 0 0 0存储容量：字数位数存储容量：字数位数 2n m4343第八章 可编程逻辑器件PLD4343一、可编程只读存储器一、可编程只读存储器PROMPROMGND地址线地址线: 11位位 A0A10，产生字线为产生字线为2048条，条，数据输出数据输出/输入线输入线: 8位位 D7D0，容量：容量：2118位（位（2k 8）1k=1024 CS为片选控制信号，低电平为片选控制信号，低电平有效。有效。 OE/PGM为读出为读出/写入控制端低写入控制端低电平时输出有效，高电平进行编程，电平时输出有效，高电平进行编程，写入数据。写入数据。第三节 可编程只读存储器PROM

31、和可编程逻辑阵列PLA3.3.EPROM27164444第八章 可编程逻辑器件PLD4444EPROM2716的容量：的容量： 2k8位。位。如需要的存储容量：如需要的存储容量： 2k16位位？扩展：扩展：位扩展位扩展字扩展字扩展如需要的存储容量：如需要的存储容量： 4K8位位?一、可编程只读存储器一、可编程只读存储器PROMPROM第三节 可编程只读存储器PROM和可编程逻辑阵列PLA3.3.EPROM27164545第八章 可编程逻辑器件PLD45454. 存储器与存储器与PROM阵列对应关系阵列对应关系输入地址信号为电路的输入逻辑变量。输入地址信号为电路的输入逻辑变量。地址译码器产生地址

32、译码器产生2n个字线为固定与阵列产生个字线为固定与阵列产生2n个乘积项。个乘积项。 存储矩阵为或阵列把乘积存储矩阵为或阵列把乘积项组合成项组合成m个逻辑函数输出。个逻辑函数输出。一、可编程只读存储器一、可编程只读存储器PROMPROM第三节 可编程只读存储器PROM和可编程逻辑阵列PLA4646第八章 可编程逻辑器件PLD4646例：例：试用适当容量的试用适当容量的PROM实现两个两位二进制数比较的实现两个两位二进制数比较的比较器。比较器。（1）设两个两位二进制数分别为）设两个两位二进制数分别为A1A0和和B1B0， 当当A1A0大于大于B1B0时，时，F11 当当A1A0等于等于B1B0时，

33、时，F21 当当A1A0小于小于B1B0时，时，F31由此列出了两位二进制数比较结果的输入输出对照表。由此列出了两位二进制数比较结果的输入输出对照表。一、可编程只读存储器一、可编程只读存储器PROMPROM第三节 可编程只读存储器PROM和可编程逻辑阵列PLANOA1 A0 B1 B0F1 F2 F301234567891011121314150 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 1 00 0 10 0 1

34、0 0 11 0 00 1 00 0 10 0 11 0 01 0 00 1 00 0 11 0 01 0 01 0 00 1 0根据表可写出输出逻辑函数的最小项表达式为：根据表可写出输出逻辑函数的最小项表达式为： F1 m（4,8,9,12,13,14） F2 m（0,5,10,15） F3 m（1,2,3,6,7,11）（2）把）把A1A0和和B1B0作为作为PROM的输入信号，的输入信号，F1、F2和和F3为或为或阵列的输出。阵列的输出。4个地址进行全译码，个地址进行全译码，产生产生16个乘积项。个乘积项。0.163个输出产生个输出产生3个个乘积项之和函数。乘积项之和函数。（3）选用）选

35、用PROM的容量的容量163位可满足要求。位可满足要求。 一般一般PROM输入地址线输入地址线较多，容量也较大，又因为较多，容量也较大，又因为PROM的与阵列固定，必须的与阵列固定，必须进行全译码，产生全部的最进行全译码，产生全部的最小项。小项。 实际上，大多数组合实际上，大多数组合逻辑函数的最小项不超过逻辑函数的最小项不超过40个，使得个，使得PROM芯片的面积芯片的面积利用率不高，功耗增加。利用率不高，功耗增加。4949第八章 可编程逻辑器件PLD4949二、可编程逻辑阵列二、可编程逻辑阵列PLAPLA可编程逻辑阵列可编程逻辑阵列PLA和和PROM相比之下，有如下特点：相比之下，有如下特点

36、：1. PROM是与阵列固定、或阵列可编程，而是与阵列固定、或阵列可编程，而PLA是与和或阵是与和或阵列全可编程；列全可编程；2. PROM与阵列是全译码的形式，而与阵列是全译码的形式，而PLA是根据需要产生乘是根据需要产生乘积项，从而减小了阵列的规模；积项，从而减小了阵列的规模；3. PROM实现的逻辑函数采用最小项表达式来描述。而用实现的逻辑函数采用最小项表达式来描述。而用PLA实现逻辑函数时，运用简化后的最简与或式实现逻辑函数时，运用简化后的最简与或式.4. 在在PLA中，对多输入、多输出的逻辑函数可以利用公共的中，对多输入、多输出的逻辑函数可以利用公共的与项，因而提高了阵列的利用率。与

37、项，因而提高了阵列的利用率。第三节 可编程只读存储器PROM和可编程逻辑阵列PLA例例: : 试用试用PLA实现四位自然二进制码转换成四位格雷码。实现四位自然二进制码转换成四位格雷码。（1）设四位自然二进制码为）设四位自然二进制码为B3B2B1B0，四位格雷码为四位格雷码为G3G2G1G0，得其对应的真值表如下。得其对应的真值表如下。NOA1 A0 B1 B0G3 G2 G1 G001234567891011121314150 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11

38、1 0 01 1 0 11 1 1 01 1 1 10 0 0 00 0 0 10 0 1 10 0 1 00 1 1 00 1 1 10 1 0 10 1 0 01 1 0 01 1 0 11 1 1 11 1 1 01 0 1 01 0 1 11 0 0 11 0 0 0（2） 根据表列出逻辑函数根据表列出逻辑函数并简化，得最简输出表达式并简化，得最简输出表达式01010121212323233BBBBGBBBBGBBBBGBG （3）转换器有四个输入信号，化简后需用到）转换器有四个输入信号，化简后需用到7个不同的乘积项，个不同的乘积项，组成组成4 个输出函数，故选用四输入的个输出函数，故

39、选用四输入的74PLA实现，实现，7项项用了七个乘积项，比用了七个乘积项，比PROM全译码少用全译码少用9个，个， PLA除了能实现各种组合电路外，还可以在或阵列之后除了能实现各种组合电路外，还可以在或阵列之后接入触发器组，作为反馈输入信号，实现时序逻辑电路。接入触发器组，作为反馈输入信号，实现时序逻辑电路。4个输出个输出01010121212323233BBBBGBBBBGBBBBGBG PROM:164PLA:7 4例例:四位自然二进制码转换成四位格雷码四位自然二进制码转换成四位格雷码例：例：设计一个模可变的同步递增计数器。当控制信号设计一个模可变的同步递增计数器。当控制信号X=0时为三进

40、制计数，当时为三进制计数，当X=1时为四进制计数。时为四进制计数。X控制输入端控制输入端Z1三进制进位输出端三进制进位输出端Z2四进制进位输出端四进制进位输出端经设计得：经设计得：XQQQQD 01011XQQQD 0010XQQ Z011XQQ Z012XQQQQD 01011XQQQD 0010XQQ Z011XQQ Z012X XDCQQ0DCQQ1D0D1Z1Z2 Q1Q1Q0Q0CP 5555第八章 可编程逻辑器件PLD5555第四节 可编程阵列逻辑PAL和通用逻辑阵列GAL PAL采用双极型熔丝工艺，工作速度较高。采用双极型熔丝工艺，工作速度较高。（一）（一）PAL的基本结构的基本

41、结构专用输出基本门阵列结构专用输出基本门阵列结构可编程可编程I/O输出结构输出结构寄存器型输出结构寄存器型输出结构带异或门的寄存器型输出结构带异或门的寄存器型输出结构 PAL的结构的结构: 与阵列可编程、或阵列固定与阵列可编程、或阵列固定.一、可编程阵列逻辑器件一、可编程阵列逻辑器件PALPAL5656第八章 可编程逻辑器件PLD5656第四节 可编程阵列逻辑PAL和通用逻辑阵列GAL1.1.专用输出基本门阵列结构专用输出基本门阵列结构一个输入一个输入 四个乘积项通过四个乘积项通过或非门低电平输出。或非门低电平输出。输入信号输入信号四个乘积项四个乘积项I I或非门或非门低电平有效低电平有效PA

42、L器件（器件（L型）型）或门或门高电平有效高电平有效PAL器件（器件（H型）型）互补器件互补器件互补输出互补输出PAL器件（器件（C型）型）5757第八章 可编程逻辑器件PLD5757第四节 可编程阵列逻辑PAL和通用逻辑阵列GAL2. 2. 可编程可编程I/OI/O输出结构输出结构8个乘积项个乘积项5858第八章 可编程逻辑器件PLD5858第四节 可编程阵列逻辑PAL和通用逻辑阵列GAL3. 3. 寄存器型输出结构寄存器型输出结构8个乘积项个乘积项或非门的输出通过或非门的输出通过D触发器，触发器，在在CP的上升沿时到达输出。的上升沿时到达输出。触发器的触发器的Q端可以端可以通过三态缓冲器通

43、过三态缓冲器送到输出引脚送到输出引脚触发器的反相端反馈回与触发器的反相端反馈回与阵列，作为输入信号参与阵列，作为输入信号参与更复杂的时序逻辑运算更复杂的时序逻辑运算CP和使能是和使能是PAL的公共端的公共端5959第八章 可编程逻辑器件PLD5959第四节 可编程阵列逻辑PAL和通用逻辑阵列GAL4. 4. 带异或门的寄存器型输出结构带异或门的寄存器型输出结构增加了一个异或门增加了一个异或门把乘积项分割成两把乘积项分割成两个和项个和项两个和项在触发器的输入端异或之后，两个和项在触发器的输入端异或之后，在时钟上升沿到来时存入触发器内在时钟上升沿到来时存入触发器内第八章 可编程逻辑器件PLDPAL

44、结构结构GAL结构结构二、通用阵列逻辑二、通用阵列逻辑GALGAL器件器件第四节 可编程阵列逻辑PAL和通用逻辑阵列GAL第八章 可编程逻辑器件PLD第四节 可编程阵列逻辑PAL和通用逻辑阵列GAL16个输入引脚：个输入引脚：29固定做输入引脚固定做输入引脚1、11、12、13、14、17、18、19可设置成输入引脚可设置成输入引脚输出引脚：输出引脚： 12、13、14、15、16、17、18、19阵列规模：阵列规模：64（与）（与） 32（输入）（输入）（一）（一）GAL器件结构和特点器件结构和特点1. GAL16V8的基本结构的基本结构8个输入缓冲器8个输出反馈缓冲器个输出反馈缓冲器一个共

45、用时钟一个共用时钟CLK8个输出缓冲器个输出缓冲器8个个OLMC输入端数量输入端数量输出端数量输出端数量第八章 可编程逻辑器件PLD2. GAL输出逻辑宏单元输出逻辑宏单元OLMC的组成的组成或门：输入端共八个乘积项，一个乘积项来自于选择器或门：输入端共八个乘积项，一个乘积项来自于选择器PTMUX第四节 可编程阵列逻辑PAL和通用逻辑阵列GAL异或门：当异或门：当XOR(n)=1时，异或门起反相作用；时，异或门起反相作用； 当当XOR(n)=0时，异或门起同相作用。时，异或门起同相作用。状态存储器，状态存储器，构成时序电路构成时序电路PTMUX选择与阵列输出的第一个乘积项或低电平选择与阵列输出

46、的第一个乘积项或低电平四个数据选择器：四个数据选择器：TSMUX选择三态缓冲器的控制信号选择三态缓冲器的控制信号芯片统一芯片统一OE信号信号与阵列第一个乘积项与阵列第一个乘积项高电平高电平低电平低电平FMUX与阵列反馈信号的来源与阵列反馈信号的来源触发器的反相输出触发器的反相输出Q本单元的输出本单元的输出相邻单元的输出相邻单元的输出固定低电平固定低电平时钟控制时钟控制使能控制使能控制组合输出组合输出时序输出时序输出OMUX选择输出方式选择输出方式编程元件：编程元件：AC1(n)、 AC0编程实现编程实现6767第八章 可编程逻辑器件PLD67673. 输出逻辑宏单元输出逻辑宏单元OLMC输出结

47、构输出结构专用输入组态专用输入组态专用输出组态专用输出组态组合输入组合输入/输出组态输出组态寄存器组态寄存器组态寄存器组合寄存器组合I/O组态组态第四节 可编程阵列逻辑PAL和通用逻辑阵列GAL三态输出缓冲器的输出三态输出缓冲器的输出呈现高电阻，本单元输呈现高电阻，本单元输出功能被禁止，可作输出功能被禁止，可作输入端用。入端用。I/O可以作为输入端，提供可以作为输入端，提供给相邻的逻辑宏单元。给相邻的逻辑宏单元。本级输入信号却来自另一本级输入信号却来自另一相邻宏单元。相邻宏单元。本单元的反馈信号本单元的反馈信号和和去相邻单元去相邻单元的信号的信号都被阻断都被阻断三态缓冲器使能，异或门的输出不经

48、过三态缓冲器使能，异或门的输出不经过D触发器，触发器，直接由处于使能状态的三态门输出，属于组合输直接由处于使能状态的三态门输出，属于组合输出出组合输出组合输出适合于三态适合于三态I/O缓冲等双向组合逻辑电路缓冲等双向组合逻辑电路时钟和使能可配置时钟和使能可配置作输入使用作输入使用时序输出时序输出从触发器从触发器的输出同相的输出同相Q端输出端输出或门的输入有或门的输入有8个乘积项个乘积项输出缓冲器输出缓冲器的使能信号的使能信号时钟，作时钟，作为公共端为公共端适合于实现计数器、移位寄存器等时序逻辑电路适合于实现计数器、移位寄存器等时序逻辑电路使用场合不同，适合实现在一个带寄存器器件作使用场合不同，

49、适合实现在一个带寄存器器件作组合输出；组合输出；CLK和和OE公用，不能做输入。公用，不能做输入。7373第八章 可编程逻辑器件PLD73734. GAL的特点的特点(1) 有较高的通用性和灵活性：既可实现组合电路，又可实现有较高的通用性和灵活性：既可实现组合电路，又可实现时序电路。时序电路。(2) 100可编程：可编程：GAL采用浮栅编程技术，使与阵列以及逻采用浮栅编程技术，使与阵列以及逻辑宏单元可以反复编程，电编程、电擦写。辑宏单元可以反复编程，电编程、电擦写。第四节 可编程阵列逻辑PAL和通用逻辑阵列GAL（一）（一）GAL器件结构和特点器件结构和特点(3) 高性能的高性能的E2COMS

50、工艺：使工艺：使GAL的高速度、低功耗，编的高速度、低功耗，编程数据可保存程数据可保存20年以上。年以上。7474第八章 可编程逻辑器件PLD7474(4) 100%可测试：可测试：GAL的宏单元接成时序状态，可以通过测的宏单元接成时序状态，可以通过测试软件对它门的状态进行预置，从而可以试软件对它门的状态进行预置，从而可以随意将电路置于某一状态，以缩短测试过随意将电路置于某一状态，以缩短测试过程，保证电路在编程以后，对编程结果程，保证电路在编程以后，对编程结果100可测。可测。4. GAL的特点的特点第四节 可编程阵列逻辑PAL和通用逻辑阵列GAL（一）（一）GAL器件结构和特点器件结构和特点

51、7575第八章 可编程逻辑器件PLD7575（二）（二）GAL器件的编程方法和应用器件的编程方法和应用 编程对象：与阵列和输出宏单元编程对象：与阵列和输出宏单元 编程手段：软件开发平台编程手段：软件开发平台和和硬件编程设备硬件编程设备， 编程方法：编程方法： 早期的早期的GAL器件编程需要使用专门的编程器，将需要器件编程需要使用专门的编程器，将需要编程的编程的GAL器件插入编程器进行编程，然后将编程后器件插入编程器进行编程，然后将编程后的的GAL器件连接在设计者的设计系统。器件连接在设计者的设计系统。 新一代的新一代的GAL器件，可以脱离开编程器，直接在设计器件，可以脱离开编程器，直接在设计者

52、的电路系统上编程。者的电路系统上编程。第四节 可编程阵列逻辑PAL和通用逻辑阵列GAL二、通用阵列逻辑二、通用阵列逻辑GALGAL器件器件7676第八章 可编程逻辑器件PLD7676 汇编型软件：如汇编型软件：如FM，这类软件没有简化功能，要这类软件没有简化功能，要求输入文件采用最简与或式的逻辑求输入文件采用最简与或式的逻辑描述方式；描述方式； 编译型软件：如编译型软件：如Synario软件平台，这类软件的特软件平台，这类软件的特点是待实现的逻辑电路是由设计者点是待实现的逻辑电路是由设计者根据软件平台规定的图形输入文件根据软件平台规定的图形输入文件或可编程逻辑设计语言编写的语言或可编程逻辑设计

53、语言编写的语言输入文件进行描述，然后软件平台输入文件进行描述，然后软件平台对设计者的电路进行描述转换，分对设计者的电路进行描述转换，分析，简化，模拟仿真、自动进行错析，简化，模拟仿真、自动进行错误定位等。误定位等。7777第八章 可编程逻辑器件PLD7777 时钟必须共用；时钟必须共用； 或的乘积项最多只有或的乘积项最多只有8个；个； GAL器件的规模小，达不到在单片内集成一个器件的规模小，达不到在单片内集成一个数字系统的要求；数字系统的要求； 尽管尽管GAL器件有加密的功能，但随着解密技术器件有加密的功能，但随着解密技术的发展，对于这种阵列规模小的可编程逻辑器的发展，对于这种阵列规模小的可编

54、程逻辑器件解密已不是难题。件解密已不是难题。第四节 可编程阵列逻辑PAL和通用逻辑阵列GAL用用GAL16V8设计一个序列长度设计一个序列长度S= 31，且具有防且具有防全零措施的全零措施的m序列信号发生器。序列信号发生器。 （1）设计一个序列长度设计一个序列长度S= 31，具有防全零具有防全零措施的措施的m序列信号发生器。序列信号发生器。 需五个触发器构成移位寄存器，各需五个触发器构成移位寄存器，各触发器的控触发器的控制方程制方程为：为：5432153531QQQQQQQQQDD2=Q1D3=Q2D4=Q3D5=Q4 （2）确定欲实现电路的输入输出端的个数。确定欲实现电路的输入输出端的个数。

55、 (3) 选择器件类型，安排选择器件类型，安排引脚，配置引脚，配置GALGAL宏单元宏单元的输出结构。的输出结构。 5个输出端个输出端Q1Q5，一个输入一个输入CLK 选用选用GAL16V8， 输出逻辑宏单元输出逻辑宏单元16,15,14,13,12的输出分别作为的输出分别作为Q1,Q2,Q3,Q4,Q5。 CLK接到引脚接到引脚1作为全局时钟，作为全局时钟， OE接高电平使所有触发器输出有效接高电平使所有触发器输出有效 输出逻辑宏单元配置成寄存器组态工作，形成输出逻辑宏单元配置成寄存器组态工作，形成时序逻辑电路时序逻辑电路（4 4）根据所选软件平台，编写相应的输入文件，）根据所选软件平台，编

56、写相应的输入文件，通过编译、仿真以及测试，确认无误后对器件通过编译、仿真以及测试，确认无误后对器件GAL16V8进行编程，详见进行编程，详见编程结果编程结果。 8181第八章 可编程逻辑器件PLD8181第五节 高密度可编程逻辑器件HDPLD原理及应用 SPLD的阵列容量较小，不适合于实现规的阵列容量较小，不适合于实现规模较大的设计对象。模较大的设计对象。 SPLD片内触发器资源不足。不能适用于片内触发器资源不足。不能适用于规模较大的时序电路。规模较大的时序电路。 SPLD输入、输出控制不够完善，限制了输入、输出控制不够完善，限制了芯片硬件资源的利用率和它与外部电路连芯片硬件资源的利用率和它与

57、外部电路连接的灵活性。接的灵活性。 SPLD编程下载必须将芯片插入专用设备编程下载必须将芯片插入专用设备，使得编程不够方便，设计人员，使得编程不够方便，设计人员 企盼提供企盼提供一种更加直捷、不必拔插待编程芯片就可一种更加直捷、不必拔插待编程芯片就可下载的编程技术。下载的编程技术。第八章 可编程逻辑器件PLD一、一、HDPLD HDPLD 概概 述述1. 按片内结构分类按片内结构分类 (1) 阵列结构扩展型阵列结构扩展型在在PAL或或GAL结构的基础上加结构的基础上加以扩展或以扩展或 改进而成。改进而成。 HDPLD的基本资源就是的基本资源就是多个多个SPLD（多个多个PAL或多个或多个GAL

58、）的集合，经可编程互连结构组成的集合，经可编程互连结构组成更大规模的单片系统。更大规模的单片系统。 (2) 逻辑单元型逻辑单元型不再是不再是SPLD的扩展，它们由许多基的扩展，它们由许多基本逻本逻 辑单元（不是与一或结构）组成，因此它们本质上辑单元（不是与一或结构）组成，因此它们本质上是这些是这些逻辑单元的矩阵逻辑单元的矩阵。围绕。围绕 该矩阵设置输入输出该矩阵设置输入输出IO）单元，在逻辑单元之间以及逻辑单元和单元，在逻辑单元之间以及逻辑单元和IO单元之间由单元之间由可编程连线进行连接。可编程连线进行连接。第五节 高密度可编程逻辑器件HDPLD原理及应用（一）一） HDPLD分类分类8383

59、第八章 可编程逻辑器件PLD83832. 按连线资源分类按连线资源分类 (1) 确定型连线结构确定型连线结构内部有同样长度的连线，因此内部有同样长度的连线，因此提供了具有固定延时的通路，也就是说信号通过器件的时提供了具有固定延时的通路，也就是说信号通过器件的时延是固定的且可预知。延是固定的且可预知。 (2) 统计型连线结构统计型连线结构具有较复杂的可编程连线资源，具有较复杂的可编程连线资源，内部包含多内部包含多 种不同长度的金属连线，从而使片内互连十分种不同长度的金属连线，从而使片内互连十分灵活，但由于同一个逻辑功能可以灵活，但由于同一个逻辑功能可以 用不同的连线方式来实用不同的连线方式来实现

60、，因此每次编程后的连线均不尽相同，故称统计型连线现，因此每次编程后的连线均不尽相同，故称统计型连线 结构。结构。 一、一、HDPLD HDPLD 概概 述述第五节 高密度可编程逻辑器件HDPLD原理及应用（一）一） HDPLD分类分类第八章 可编程逻辑器件PLD（一）在系统编程芯片（一）在系统编程芯片EPM7128SEPM7128S的基本结构的基本结构第五节 高密度可编程逻辑器件HDPLD原理及应用二、二、EPLDEPLD 64个个I/O引脚；引脚； 有有4个直接输入个直接输入（INPUT）；）； TMS、TDI、TDO和和TCK是在系统编程引脚。是在系统编程引脚。Altera公司生产的高密度、高性能