chapterCMOS逻辑电路的高级技术实用教案

1、9.1 概述(i sh) 静态CMOS与动态CMOS 静态CMOS逻辑电路 输出-输入逻辑关系与时间无关(开关过渡期除外） 利用晶体管的串-并联组合实现逻辑 晶体管数多（n个扇入需要(xyo)2n个管子，n个NMOS，n个 PMOS），占用面积大 速度较慢 功耗较小 动态CMOS逻辑电路 输出-输入逻辑关系与时间有关 利用时钟和MOSFET的电荷存储特性实现逻辑 晶体管数少（n个扇入需要(xyo)n+2个管子，n+1个NMOS，1个 PMOS），占用面积小 速度较快(通过预充电，只有从输入1到0有延迟时间） 功耗较大第1页/共62页第一页，共63页。9.3 镜像电路(dinl) 定义 什么是镜

2、像电路？ 电路的nFET和pFET部分具有相同的拓扑结构 nFET和pFET部分的晶体管尺寸可以有不同， 以便使电特性(txng)对称第2页/共62页第二页，共63页。9.3 镜像电路(dinl) 实现XOR的镜像电路(dinl)(1)电路(dinl)对称版图(bnt)结构对称第3页/共62页第三页，共63页。9.3 镜像电路(dinl) 实现XOR的镜像电路(dinl)(2)开关(kigun)模型2.2rpt2poutpppCRC R2.2fnt2noutnnnCRC R第4页/共62页第四页，共63页。9.3 镜像电路(dinl) 实现XOR的镜像电路(dinl)(3)镜像电路(dinl)

3、：2个pFET对Cp有贡献，tr较小AOI电路：4个pFET对Cp有贡献(gngxin)，tr较大第5页/共62页第五页，共63页。9.3 镜像电路(dinl) 实现XNOR的镜像电路(dinl)镜像电路(dinl)实现AOI电路(dinl)实现第6页/共62页第六页，共63页。9.4 准nMOS电路(dinl) 有比逻辑有源负载(fzi)电阻(dinz)负载如何减少静态CMOS中的晶体管数？第7页/共62页第七页，共63页。9.4 准nMOS电路(dinl) 准nMOS结构nMOS 逻辑电路(lu j din l)用1个pFET为负载第8页/共62页第八页，共63页。9.4 准nMOS电路(

4、dinl) 准nMOS反相器:输出低电平第9页/共62页第九页，共63页。9.4 准nMOS电路(dinl) 准nMOS反相器:实例第10页/共62页第十页，共63页。9.4 准nMOS电路(dinl) 准nMOS反相器:VTC曲线第11页/共62页第十一页，共63页。9.4 准nMOS电路(dinl) 准nMOS NAND2/NOR2准nMOS: 逻辑设计优先采用NOR门, 以相对(xingdu)减少低电平静态CMOS: 逻辑设计优先采用NAND门, 以相对(xingdu)提高电路速度第12页/共62页第十二页，共63页。9.4 准nMOS电路(dinl) 准nMOS AOI第13页/共62

5、页第十三页，共63页。9.5 C2MOS电路(dinl) 时钟信号第14页/共62页第十四页，共63页。9.5 C2MOS电路(dinl) 三态反相器第15页/共62页第十五页，共63页。9.5 C2MOS电路(dinl) C2MOS门:结构C2MOS: 时钟(shzhng)控制CMOS电路nFET静态(jngti)逻辑电路pFET静态逻辑电路三态输出控制第16页/共62页第十六页，共63页。9.5 C2MOS电路(dinl) C2MOS门:电路(dinl)使tr使tf第17页/共62页第十七页，共63页。9.5 C2MOS电路(dinl) C2MOS门:版图第18页/共62页第十八页，共63

6、页。9.6 动态(dngti)CMOS电路 基本结构预充电管:提供(tgng)输出高电平时钟信号：控制电路的工作并实现(shxin)同步求值控制管:保证预充电期间无静态功耗实现逻辑操作输出电容：包括结电容、扇出门输入电容和布线电容，保持预充电电平第19页/共62页第十九页，共63页。9.6 动态CMOS电路(dinl) 基本类型上拉n网络(wnglu)下拉n网络(wnglu)第20页/共62页第二十页，共63页。9.6 动态(dngti)CMOS 电路实例:AOI门第21页/共62页第二十一页，共63页。9.6 动态(dngti)CMOS电路 与静态CMOS的比较 与静态CMOSCMOS相同之

7、处 全逻辑摆幅，无比逻辑 下拉网络由nMOSnMOS逻辑链构成，构成方式与静态CMOSCMOS相同 无静态功耗 与静态CMOSCMOS不同之处 晶体管数少：只需N N2 2个FETFET，而静态CMOSCMOS需2N2N个FETFET 开关速度快：晶体管数少，无低至高延迟时间，负载电容小，无短路电流 噪声容限小：VMVM、VIHVIH、VILVIL均近似(jn s)(jn s)等于VTnVTn，而静态CMOSCMOS近似(jn s)(jn s)等于VDD/2VDD/2 动态功耗较大：时钟电路消耗功率较大（负载电容大，翻转频度高），预 充电过程需消耗电流 需要时钟控制信号 需要保持输出高电平：电

8、荷泄漏、电荷分享、背栅耦合、时钟反馈等问题 使输出高电平保持时间有限第22页/共62页第二十二页，共63页。9.6 动态(dngti)CMOS电路 版图:NAND3第23页/共62页第二十三页，共63页。9.6 动态CMOS电路(dinl) 版图:NAND4第24页/共62页第二十四页，共63页。9.6 动态(dngti)CMOS电路 信号完整性问题 电荷泄漏 电荷分享 电容(dinrng)耦合 互连串扰 少子电荷注入 电源噪声第25页/共62页第二十五页，共63页。9.6 动态(dngti)CMOS电路 电荷泄漏:问题第26页/共62页第二十六页，共63页。9.6 动态CMOS电路(dinl

9、) 电荷泄漏:实例动态(dngti)CMOS反相器第27页/共62页第二十七页，共63页。9.6 动态CMOS电路 电荷泄漏(xilu):对策常通上拉器件，为负载电容补充电荷，尺寸较小以削弱因此而产生(chnshng)的有比问题及静态功耗上拉器件(qjin)仅在输出为高电平时接通，为负载电容补充电荷，无静态功耗第28页/共62页第二十八页，共63页。9.6 动态(dngti)CMOS电路 电荷分享:概念 时钟上升沿前：Ma、Mb均截止，CL上电荷充满，以保持其高电平 时钟上升沿后： Ma导通，Mb截止，CL上的电荷在CL和CA间重新分配(fnpi)，使Vout有所下降 电荷分享 （Charge

10、 sharing） FET之间的寄生电容与负载电容分享放电电荷和充电(chng din)电荷，导致输出电压衰减第29页/共62页第二十九页，共63页。9.6 动态CMOS电路 电荷分享(fn xin):NAND2分析(1)第30页/共62页第三十页，共63页。9.6 动态(dngti)CMOS电路 电荷分享:NAND2分析(2)第31页/共62页第三十一页，共63页。9.6 动态CMOS电路 电荷分享(fn xin):NAND2分析(3)第32页/共62页第三十二页，共63页。9.6 动态CMOS电路 电荷(dinh)分享:NAND3分析第33页/共62页第三十三页，共63页。9.6 动态CM

11、OS电路 电荷(dinh)分享:对策为内部寄生电容预充电，但会增加(zngji)面积和电容第34页/共62页第三十四页，共63页。9.6 动态CMOS电路(dinl) 电容耦合:背栅耦合第35页/共62页第三十五页，共63页。9.6 动态CMOS电路 电容(dinrng)耦合:时钟馈通(1)第36页/共62页第三十六页，共63页。9.6 动态CMOS电路 电容(dinrng)耦合:时钟馈通(2)时钟的上升沿和下降(xijing)沿均会引发时钟馈通效应第37页/共62页第三十七页，共63页。9.7 多米诺逻辑(lu j) 动态CMOS的串级问题动态CMOS门的输入若出现10的翻转，就会导致预充电

12、电荷(dinh)的损失要避免这种损失，应使动态(dngti)CMOS门在求值时只出现01的翻转，方法是在预充电期间置所有的输入为0在动态CMOS单元之间加1个反相器（多米诺单元）第38页/共62页第三十八页，共63页。9.7 多米诺逻辑(lu j) 多米诺逻辑(lu j)单元构成基本动态(dngti)逻辑静态(jngti)反相器第39页/共62页第三十九页，共63页。9.7 多米诺逻辑(lu j) 多米诺逻辑(lu j)的级联第40页/共62页第四十页，共63页。9.7 多米诺逻辑(lu j) 特点 优点 无预充电荷损失：预充电之后所有(suyu)单元的输入都被置为0，故只能有 01翻转 抗噪

13、声能力强：输出反相器可根据扇出来优化 开关速度非常快：只有输出上升沿的延时（tpHL=0），预充电、求值时的负载电容均为内部电容 抵抗电荷泄漏能力强：反相器加1个pMOS管即可构成电平恢复器 缺点 非反相门，难以实现诸如XOR、XNOR这样需要NOT运算的逻辑必须有时钟 输出有电荷泄漏及电荷分享等寄生效应第41页/共62页第四十一页，共63页。9.7多米诺逻辑(lu j) 基本逻辑(lu j)门多米诺逻辑(lu j)门实例第42页/共62页第四十二页，共63页。9.7 多米诺逻辑(lu j) 逻辑(lu j)链构成第43页/共62页第四十三页，共63页。9.7 多米诺逻辑(lu j) 名称由来

14、只有当所有前级的电平转换(zhunhun)已完成，本级才会有动作。预充电求值第44页/共62页第四十四页，共63页。9.7多米诺逻辑 取消(qxio)求值管:好处在预充电期间，多米诺门的输入恒为0，故可取消求值管，可以减少时钟负载（为原来的1/2），并提高下拉的驱动(q dn)能力（减少1个串联FET）第45页/共62页第四十五页，共63页。9.8 多米诺逻辑 取消(qxio)求值管:坏处 延长预充电周期：预充电需通过(tnggu)逻辑链传播，仅当out1预充电完毕并使In2转为0时，out2才能开始预充电，依此类推存在额外功耗：上拉器件(qjin)和下拉器件(qjin)有可能同时导通第46页

15、/共62页第四十六页，共63页。9.8 多米诺逻辑 电荷(dinh)保持电路1第47页/共62页第四十七页，共63页。9.8 多米诺逻辑 电荷保持(boch)电路2反馈控制的保持(boch)电路第48页/共62页第四十八页，共63页。9.8 多米诺逻辑(lu j) 实现反相逻辑(lu j):重构逻辑(lu j)第49页/共62页第四十九页，共63页。9.9 双轨逻辑电路(lu j din l) 特点 优点(yudin) 速度快；大约是单轨电路的2倍 同时实现非反相逻辑和反相逻辑 缺点 输入、输出数加倍 电路复杂，布线开销大，设计难度高第50页/共62页第五十页，共63页。9.9 双轨逻辑电路(

16、lu j din l) DCVSL:结构使输出结果保持(boch)到输入发生变化时为止Sw1和Sw2互补，一个(y )断开，另一个(y )必闭合第51页/共62页第五十一页，共63页。9.9 双轨(shunggu)逻辑电路 DCVSL:实例第52页/共62页第五十二页，共63页。9.9 双轨(shunggu)逻辑电路 DCVSL:结构化设计简单(jindn)的nFET逻辑对堆叠(dudi)的逻辑对以nFET逻辑对为基本单元，堆叠形成各种逻辑第53页/共62页第五十三页，共63页。9.9 双轨逻辑电路(lu j din l) DCVSL:结构化设计实例1用nFET对构成(guchng)逻辑树第5

17、4页/共62页第五十四页，共63页。9.9 双轨逻辑电路 DCVSL:结构化设计(shj)实例2具有3层逻辑(lu j)树的动态CVSL电路第55页/共62页第五十五页，共63页。9.9 双轨(shunggu)逻辑电路 CPL :AND/NAND互补(h b)传输管逻辑（ Complimentary Pass Transistor Logic）第56页/共62页第五十六页，共63页。9.9 双轨(shunggu)逻辑电路 CPL: OR/XOR第57页/共62页第五十七页，共63页。9.9 双轨(shunggu)逻辑电路 CPL: NAND4第58页/共62页第五十八页，共63页。9.9 双轨

18、(shunggu)逻辑电路 CPL:特点 优点 电路形式简洁 单元版图可以复用 缺点 存在阈值电压损失 输入变量可能(knng)需要驱动1个以上的FET第59页/共62页第五十九页，共63页。9.10 CMOS逻辑电路比较(bjio) 数据注：数字(shz)比较以NAND4为例。有比/无比静态功耗晶体管数目芯片面积（m2)传播延时（nsec)静态CMOS无比无85330.61准nMOS有比有52881.49CPL无比无148000.75动态CMOS无比无61220.37第60页/共62页第六十页，共63页。9.10 CMOS逻辑电路(lu j din l)比较 优缺点 实现电路 优点 缺点静态CMOS稳定性好，噪声容限高，适合EDA设计晶体管数多，大扇入时面积大准nMOS电路简单，晶体管数少噪声容限小，有静态功耗，有比逻辑动态CMOS速度快，面积小定时刷新对电路