数字逻辑设计第七章(6)

1、1 1第第7 7章章 时序逻辑设计原理时序逻辑设计原理锁存器和触发器锁存器和触发器 同步时序分析同步时序分析 同步时序设计同步时序设计数字逻辑设计及应用数字逻辑设计及应用2 2基本概念基本概念组合逻辑电路组合逻辑电路（combinational logic circuit）时序逻辑电路时序逻辑电路（sequential logic circuit）状态状态（state）、有限状态机有限状态机反馈时序电路反馈时序电路（feedback sequential circuit）时钟同步状态机时钟同步状态机（clocked synchronous state machine）Mealy型型 和和 Mo

2、ore型型3 3锁存器和触发器锁存器和触发器几个概念：几个概念：时钟（时钟（clock）、）、时钟周期、时钟频率时钟周期、时钟频率时钟信号高电平有效时钟信号高电平有效触发沿（触发沿（clock tick）、）、占空比（占空比（duty cycle）双稳态元件、亚稳态特性双稳态元件、亚稳态特性锁存器（锁存器（LatchLatch）触发器（触发器（Flip-FlopFlip-Flop，F/FF/F）S-R锁存器、锁存器、D锁存器锁存器主从式触发、边沿触发主从式触发、边沿触发D触发器、触发器、T触发器、触发器、J-K触发器、触发器、S-R触发器触发器4 4时钟同步状态机结构时钟同步状态机结构下一下一

3、 状状态逻辑态逻辑 F 状态状态 存储器存储器 时钟时钟 输出输出 逻辑逻辑 G 输入输入输出输出 时钟时钟信号信号 激励激励 当前状态当前状态激励方程激励方程驱动方程驱动方程状态方程状态方程转移方程转移方程输出方程输出方程5 5时钟同步状态机分析时钟同步状态机分析由电路图确定由电路图确定激励方程激励方程和和输出方程输出方程（组合电路）（组合电路）将激励方程代入触发器特征方程得下一状态将激励方程代入触发器特征方程得下一状态Q* 状态方程（状态方程（转移方程转移方程），时序的），时序的利用状态转移方程利用状态转移方程、输出方程构造输出方程构造状态状态/输出表输出表画出状态图、波形图（可选）画出状

4、态图、波形图（可选）检查电路是否可以自启动检查电路是否可以自启动描述电路功能描述电路功能6 6时钟同步状态机设计时钟同步状态机设计根据命题构造状态根据命题构造状态/输出表输出表状态化简（状态最小化）状态化简（状态最小化）状态编码（状态赋值）状态编码（状态赋值）建立转移建立转移/输出表（考虑未用状态的处理）输出表（考虑未用状态的处理）选择触发器作为状态存储器选择触发器作为状态存储器得到激励方程和输出方程得到激励方程和输出方程画逻辑电路图画逻辑电路图7 7第第8 8章章 时序逻辑设计实践时序逻辑设计实践SSISSI型锁存器和触发器型锁存器和触发器MSIMSI器件：计数器、移位寄存器器件：计数器、移

5、位寄存器其它：文档、迭代、故障和亚稳定性其它：文档、迭代、故障和亚稳定性数字逻辑设计及应用数字逻辑设计及应用8 88.1 8.1 时序电路文档标准时序电路文档标准一般要求：一般要求：（P479）逻辑符号：逻辑符号：边沿触发、主从输出边沿触发、主从输出异步预置（顶端）、异步清零（底端）异步预置（顶端）、异步清零（底端）状态机描述状态机描述文字、状态表、状态图、状态转移列表文字、状态表、状态图、状态转移列表时序图及其规范（时序图及其规范（P481）9 9CLOCKHtLtclkt触发器输出触发器输出ffpdtcombt组合电路输出组合电路输出触发器输入触发器输入holdtsetupt建立时间容限建

6、立时间容限setupcomb(max)(max)ffpdclktttt保持时间容限保持时间容限holdcomb(min)min(ffpdttt10108.2 8.2 锁存器和触发器锁存器和触发器SSISSI锁存器和触发器锁存器和触发器1Q 1Q2Q2Q3Q3Q4Q4Q1,2C1D2D3,4C3D4D74x375D锁存器锁存器PRD Q CLK QCLR74x74PRJ Q CLK K QCLR74x109PRJ Q CLK K QCLR74x112P484P484图图8-38-3引脚引脚11 11开关消抖开关消抖+5VSW_LDSW开关闭合开关闭合SW_LDSW开关开关打开打开闭合闭合第第1次

7、接触次接触触点触点抖动抖动SW_LDSW理想情况理想情况1212SW_LSW0011SW_LSW0011开关闭合开关闭合0011SW_LSW0011SW_LSW11001313SW_LSWDSW开关闭合开关闭合P486 图图8-5问题：问题：q 为什么不应该同高速为什么不应该同高速CMOSCMOS器件一起使用？器件一起使用？QQLS QR Q+5V1414总线保持电路总线保持电路ABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138EN1EN2_LEN3_LSRC0SRC1SRC2P0P1P7SDATA1515D QC QD QC QD QC QD QC QDIN3:0 WRDOU

8、T3:0RD多位锁存器和寄存器多位锁存器和寄存器回顾：回顾：锁存器的应用锁存器的应用 多位锁存器多位锁存器寄存器（寄存器（register）共用同一时钟的多个共用同一时钟的多个D 触发器组合在一起触发器组合在一起通常用来存储一组通常用来存储一组相关的二进制数。相关的二进制数。16164 4位寄存器位寄存器7474x175x1756 6位寄存器位寄存器7474x174x174P488P488图图8-98-91D2D3D4DCLKCLR_L17178 8位寄存器位寄存器7474x374x374（三态输出）三态输出）P489P489图图8-108-10OE输出使能输出使能18187474x377x3

9、77（时钟使能）（时钟使能）7474x273x273（异步清零）异步清零）CLK7474x374x374（输出使能）输出使能）19197474x377x377（时钟使能）时钟使能）ENEN二选一多路复用结构二选一多路复用结构2020寄存器（寄存器（registerregister）和锁存器（和锁存器（latchlatch）有什么区别？有什么区别？ 寄存器：边沿触发特性寄存器：边沿触发特性 锁存器：锁存器：C C有效期间输出跟随输入变化有效期间输出跟随输入变化74x374输出使能输出使能8位寄存器位寄存器74x373输出使能输出使能8位锁存器位锁存器21218.4 8.4 计数器计数器模（模（modulus