笔记本维修开机时序教材

1、系统时序系统时序适合Intel Chipset部门部门:FAE技术研发组技术研发组 V1.0Pegatron Electrical Engineering DepartmentEC_CLK_ENEC这是VCORE CHIP发出,此板没有使用Pegatron Electrical Engineering DepartmentCLOCK-工作条件输入电压输入电压Enable信号参考电压CLOCK-系统CLOCK1NAMEUserFNAMEUserFCLK_MCH_BCLKMCH HPLL166MHzCLK_MCH_BCLK#MCH HPLL166MHzCLK_CPU_BCLKCPU Bus Clo

2、ck166MHzCLK_CPU_BCLK#CPU Bus Clock166MHzCLK_PCIE_LANLAN99MHzCLK_PCIE_LAN#LAN99MHzCLK_MCH_3GPLLMCH PEG99MHzCLK_MCH_3GPLL#MCH PEG99MHzCLK_PCIE_NEWCARDNEWCARD99MHzCLK_PCIE_NEWCARD#NEWCARD99MHzCLK_PCIE_MINICARD1MINICARD99MHzCLK_PCIE_MINICARD1#MINICARD99MHzCLK_PCIE_PEGVGA PCIE bus clock99MHzCLK_PCIE_PEG#

3、VGA PCIE bus clock99MHzClk_PCIE_ICHDMI bus clock99MHzClk_PCIE_ICH#DMI bus clock99MHzCLK_PCIE_MINICARD0WLAN99MHzCLK_PCIE_MINICARD0#WLAN99MHzCLK_PCIE_SATASATA HDD99MHzCLK_PCIE_SATA#SATA HDD99MHzCLK_DREFMCH96MHzCLK_DREF#MCH96MHzCLK_DREFSSMCH VGA96MHzCLK_DREFSS#MCH VGA96MHzCLOCK-系统CLOCK2NAMEUserFNAMEUse

4、rFCLK_VGA27SSVGA27MHzCLK_VGA27FIXVGA27MHzCLK_USB48USB48MHzCLK_CBPCICard Bus33MHzCLK_TPMPCITPM33MHzCLK_DBGPCI2Debug 33MHzCLK_ICH14ICH14.318MHzCLK_ICHPCIICH PCI33MHzCLK_SIO14Super I/O14.318MHzCLK_SIOPCISuper I/O33MHzCLK_KBCPCILPC Bus33MHzPegatron Electrical Engineering DepartmentPM_PWROK当EC第Pin55接收到CP

5、U_PWRGD延时后,从Pin148发出PM_PWROK说明:当EC接收到CPU_PWRGD以后会先后发出EC_CLK_EN和PM_PWROK这里会把PM_PWROK有个延时动作,作用是让Clock工作后系统CLK到位,至于这个延时的时间是由软体RD在BIOS里面进行控制Pegatron Electrical Engineering DepartmentPWROKPegatron Electrical Engineering DepartmentBUF_PLT_RST#1与PLT_RST#_SB CLK_ICHPCIPM_PWROK_R 其他输入南桥的频率,不会影响RST#PCI_RST#_I

6、CHPLT_RST#_SBH_PWRGDPegatron Electrical Engineering DepartmentRST#BUF_PLT_RST#_1用于NB,LAN,VGA BUF_PLT_RST#_2用于LPCBUF_PLT_RST#_3用于Super I/O,TPM PCI_RST#用于CardBus,Newcard电源管理器,Mini CardPegatron Electrical Engineering DepartmentCPU_RST#BUF_PLT_RST#_1PWROKCLK_MCH_3GPLLCLK_MCH_3GPLL#CLK_PCIE_ICH(DMI)CLK_P

7、CIE_ICH#(DMI)VCC_AXMVCC_RXR_DMI_1:2VCC_PEG1:5+1.5VS_PCIE_ICHVCCDMIPLLH_CPURST#电压ClockPegatron Electrical Engineering DepartmentCPU动作SBSB发出的发出的H_PWRGDH_PWRGDNBNB发出的发出的H_CPURST#H_CPURST#VCOREVCOREVCCP_CPUVCCP_CPUGTL_REFGTL_REFCPU动作这里说的CPU动作,只是指CPU工作,但是AD还没有传输.Pegatron Electrical Engineering Department

8、AD传输动向 CPUMCHDDR2/3VGAICHECBIOSFSBDMILPCFLANWLANNCRPSPCI-E？Pegatron Electrical Engineering Department系统时序-HostBusH_A#3:35地址线H_D#0:63数据线H_ADSTB#0:1地址选通H_DSTBN#0:3数据选通H_DSTBP#0:3数据选通H_REQ#0:4请求命令H_DINV#0:3动态总线倒置H_ADS# 地址选通H_BNR#下一模块请求H_BPRI#总线优先权请求H_DEFER#延迟H_DRDY#数据读取H_DBSY#数据总线忙H_BR0#总线请求H_LOCK#锁定H_

9、CPURST#CPU复位H_RS#0:2响应状态H_TRDY#目标准备H_HIT#侦测H_HITM#侦测修改Pegatron Electrical Engineering Department系统时序-HostBus11. H_A#3:35 I/O Address 地址总线地址总线 这组地址信号定义了CPU的最大内存寻址空间为64GB。在地址周期的第一个子周期中，这些Pin传输的是交易的地址，在地址周期的第二个子周期中，这些Pin传输的是这个交易的信息类型2. H_D#0:63 I/O Data 数据线数据线 这些讯号线是数据总线主要负责传输数据。它们提供了CPU与NB之间64 Bit的通道。

10、只有当DRDY#为Low时，总在线的数据才为有效，否则视为无效数据 3. H_ADSTB#0:1 I/O Address Strobes 地址选通地址选通 这两个信号主要用于锁定A35:3#和REQ4:0#在它们的上升沿和下降沿。相应的ADSTB0#负责REQ4:0#和A16:3#，ADSTB1#负责A31:17#StrobeAddress BitsH_ADSTB#0H_A#3:15 H_REQ#0:4H_ADSTB#1H_A#16:35Pegatron Electrical Engineering Department4. H_DSTBN#0:3 I/O Data Strobe 数据选通数据

11、选通5. H_DSTBP#0:3 I/O Data Strobe 数据选通数据选通6. H_REQ#0:4 I/O Request Command 命令请求命令请求 当总线拥有者开始一个新的交易时，由它来定义交易的命令 7.H_DINV#0:3 I/O Dynamic Bus Inversion 动态总线倒置动态总线倒置 表明了相关的数据是否翻转,数据线在电子特性上被驱动为低.StrobeData BitsH_DSTBN#3 H_DSTBP#3H_D#63:48 H_DINV#3H_DSTBN#2 H_DSTBP#2H_D#47:32 H_DINV#2H_DSTBN#1 H_DSTBP#1H_

12、D#31:16 H_DINV#1H_DSTBN#0 H_DSTBP#0H_D# 15:0 H_DINV#0系统时序-HostBus2Pegatron Electrical Engineering Department8. H_ADS# I/O Address Strobe 地址选通地址选通 当这个信号被宣称时说明在地址信号上的数据是有效的。在一个新的交易中，所有Bus上的信号都在监控ADS#是否有效9. H_BNR# I/O Block Next Request 下一模块请求下一模块请求 这个信号用来阻止当前请求的总线控制器发出新的请求,来动态的控制处理器的传输.10. H_BPRI# NBC

13、PU Bus Priority Request 总线优先权请求总线优先权请求 当BPRI#有效时,所有其他的设备都要停止发出新的请求,除非这个请求正在被锁定,总线所有者要始终保持BPRI#为有效,直到所有的请求都完成才能释放总线的控制权11. H_DEFER# NBCPU Defer 延迟延迟 这个信号会结束当前的传输,用以个延迟指令或一个重试指令转入探测 系统时序-HostBus3Pegatron Electrical Engineering Department12. H_DRDY# I/O Data Ready 数据读取数据读取 这个信号在数据传输的每个循环周期的开始有效13. H_DB

14、SY# I/O Data Bus Busy 数据总线忙数据总线忙 数据总线拥有者,使用这个信号来保证数据总线上的传输命令多于一周期,此时总线有数据正在处理 14. H_BR0# I/O Bus Request 总线请求总线请求 北桥在H_CPURST#有效期间,把此信号拉第低,处理器在H_CPURST#从无到有的时候,采样此信号,最小的设置时间是4HCLKS,最小的保持时间时2个时钟周期,最大的时20个HCLKS,当保持时间满足要求后,此信号需保持三态.15. H_LOCK CPUNB Lock 锁定锁定 直到H_LOCK#取消后,所有的处理器总线周期才可以采样系统时序-HostBus4Peg

15、atron Electrical Engineering Department16. H_CPURST# NBCPU CPU Reset CPU复位复位 北桥输出,当北桥接收到BUF_PLT_RST#_1有效,并且有效后一毫秒发出,这个信号使处理器按一个已知状态开始运作17. H_RS#0:2 NBCPU Response Status 相应状态相应状态 这个信号表明了相应的类型,如下表H_RS#0:2Response type000Idle state 空閑狀態 001Retry response重試010Deferred response延遲011Reserved (Not driven

16、by (G)MCH)保留100Hard Failure (Not driven by (G)MCH)硬件失效101Not data response正常，沒有數據110Implicit write back隱含回寫111Normal data response正常有數據系统时序-HostBus5Pegatron Electrical Engineering Department18. H_TRDY# NBCPU Target Ready 目标准备目标准备 当这个信号有效时表示可以接收数据19. H_HIT# I/O Hit 侦测侦测 这个信号表明了一个缓冲代理保持了请求总线上未被更改的副本,也

17、可以由目的设备发出相关联的信号20. H_HITM# I/O Hit Modified 侦测修改侦测修改 这个信号表明了缓冲代理保持一个请求总线上被修改的指令,并假定这个代码器对提供请求总线有责任与H_HIT#相关联来扩展SNOOP窗口.系统时序-HostBus6Pegatron Electrical Engineering Department系统时序-DMIDMI(Direct Media Interfact)直接媒体界面传输1. DMI_TXN0:4 SBNB Differential Transmit Pair 差分输出对差分输出对 2. DMI_TXP0:4 SBNB Differe

18、ntial Transmit Pair 差分输出对差分输出对3. DMI_RXN0:4 NBSB Differential Receive Pair 差分输入对差分输入对4. DMI_RXP0:4 NBSB Differential Receive Pair 差分输入对差分输入对5. DMI_ZCOMP SB Impedance Compensation Input 阻抗补偿输入阻抗补偿输入 这个信号用来决定DMI输入补偿6. DMI_IRCOMP SB Impedance/Current Compensation Output 阻抗阻抗/电流补偿输出电流补偿输出 这个信号用来决定DMI输出补

19、偿或偏流Pegatron Electrical Engineering Department系统时序-LPCLPC(Low Pin Count)低脚位计算1. LPC_AD0:3 I/O Address Data 数据地址数据地址 这四讯号线用来传输LPC Bus地址和数据2. LPC_FRAME# I/O LPC Frame LPC的周期框架的周期框架 当这个讯号有效时，指示开始或结束一个LPC周期3. LPC_DRQ#0 SB DMA Request DMA请求请求 当Super I/O上的Device需要用DMA 通道时，就会驱动这个讯号向南桥发出请求Pegatron Electrica

20、l Engineering Department系统时序-FlashBus1. FA0:19 I/O Address 地址线地址线 用来传输Flash Bus 地址2. FD0:7 I/O Data 数据线数据线 用来传输Flash Bus 数据3. FRD# ECBIOS Read 读取控制读取控制 当有效时表示读取BIOS指令4. FWR# ECBIOS write 写入控制写入控制 当有效时表示写入BIOS指令5. FCS# ECBIOS Chip Select 片选信号片选信号 当有效时表示BIOS这个CHIP 已经被选择 FA2/BADDR0 FA3/BADDR1 FA4/PPEN

21、FA5/SHBM DebugCard功能说明1. 如M/B 上有預NEWCARD debug 線:可用Newcard connector 以LPC 或SMBUS 顯示post code.(優先權: LPCSMBUS)2. 如M/B 上有LPC 訊號到FPC connector 12P:可用12P FFC 接FPC connector,可顯示LPC post code.3. 如M/B 上無debug 線:可用Newcard connector 以顯示SMBUS post code.Note: BIOS 的SMBUS post code 在Santa Rosa 平台以後才有支援.Pegatron Electrical Engineering DepartmentDebugCard开关介绍註1: debug card 需裝上LPC/FWH 的ROM.註2: 選擇SIO 位址,避免與M/B 上的SIO 位址相衝.2. LPC/FWH ROM connector:裝LPC/FWH 的ROM.(ISA 的能用)3. LED function:POWER-ON LED(當 +3V 電源, 此LED 燈)Debug ROM LED(當 switch 開關 1 換至 ON, LED 燈)FLASH BIOS L