DDR原理及物理层一致性测试

1、DDR原理及物理层一致性测试原理及物理层一致性测试2022-5-282高速信号完整性工程师培训课程 SDRAM ，DDRI,II,III原理DDRIIICore F=100MHz,Clock Freq=400MHz,Data Freq=800MHz 2022-5-283高速信号完整性工程师培训课程 SDRAM ，DDRI,II,III原理DDRI:2 bit pre-fetch,同时读取(预取）2n的数据DDRII:4 bit pre-fetch,同时读取（预取）4n的数据。DDRIII:8bit pre-fetch,同时读取（预取）8n的数据2022-5-284高速信号完整性工程师培训课程

2、DDR SDRAM Architecture(源同步）Memory ModuleMemory controllercommandAddressclockDQ(0:63)DQS采用源同步技术对数据进行传输，减少由于skew造成的误采样2022-5-285高速信号完整性工程师培训课程 DDR SDRAM Architecture(源同步） 1.对于Command和Address由clock的上升沿对数据进行采样，数据方向为Memory controller-Memory 2.对于Data (DQ)由DQS采用源同步的方式同时在上升沿和下降沿对数据进行采样 ，即当Write命令时 数据方向为Memo

3、ry controller-Memory Module，DQS相对于DQ为 center align，当Read命令时数据方向为Memory Module -Memory controller， DQS相对于DQ为edge align，在Memory controller端会对DQS或者DQ作一个90度的相位偏移。2022-5-286高速信号完整性工程师培训课程 DDRI 拓扑结构2022-5-287高速信号完整性工程师培训课程 DDRII 拓扑结构1K columns x 16K rows x 4 banks x 8 outputs = 512MbImage courtesy of Micr

4、on Technology, Inc.ODT2022-5-288高速信号完整性工程师培训课程 DDRIII 拓扑结构Image courtesy of Micron Technology, Inc.2022-5-289高速信号完整性工程师培训课程 DDRII state/timing 2022-5-2810高速信号完整性工程师培训课程 DDRII state/timingPC4300 ( Bandwidth, Data rate)4-4-4(Dram 三大参数，CL-tRCD-tRP) 2022-5-2811高速信号完整性工程师培训课程 DDRII与DDRI的主要区别(Summary)1.采用

5、4bit-Prefetch技术，在同样的核心频率下达到2倍与DDRI的数据传输率。2.更低的电压：2.5-1.8V3.更低的传输延迟：2.9ns-1.8ns4.Package:T-SOP BGA5.OCD(off-chip driver):离线驱动调整，调整上下拉的驱动能力，使交叉点达到理想位置.6.ODT(On-die-terminator):片内终结电阻,减少反射.7.Posted CAS2022-5-2812高速信号完整性工程师培训课程 DDRII与DDRI的主要区别(OCD)OCD(Off-chip Driver)impedance calibration是DDRII的option功能

6、，某些厂商（例如Micron)会把这个功能给取消，此时的为default值。（Default为18ohm,调整为+-3ohm)Drive mode是测试模式，此时Dram会测试DQS/DQ的skew. Adjust mode是调节模式，通过个DQ的值（的次方），共有16个step调节上下拉电阻。A9,A8,A7为EMRS的值。 2022-5-2813高速信号完整性工程师培训课程 DDRII与DDRI的主要区别(ODT)ODT由EMRS enable/disable,具体ODT的值(例如50,75,150ohm)也由EMRS来设定。ODT一般在chipset中无法设置，只能通过BIOS设置。 终

7、结电阻由on-board改变为on-chip.2022-5-2814高速信号完整性工程师培训课程 DDRII与DDRI的主要区别(Posted CAS)Posted CAS 是是为为了解决了解决DDR内存中指令冲突内存中指令冲突问题问题，提高，提高DDR II内存的利用效率内存的利用效率而而设计设计的功能。在的功能。在Posted CAS操作中，允操作中，允许许列地址信号列地址信号CAS紧紧跟着行地址信号跟着行地址信号RAS 出出现现在在总线总线上，提高地址和控制上，提高地址和控制总线总线的利用率，的利用率，满满足足DDRII 高数据高数据带宽带宽需求。需求。 2022-5-2815高速信号完

8、整性工程师培训课程 DDRIII与DDRII的主要区别(Lower Power)2022-5-2816高速信号完整性工程师培训课程 DDRIII与DDRII的主要区别(Fly-By)2022-5-2817高速信号完整性工程师培训课程 DDRIII与DDRII的主要区别(Write Leveling)2022-5-2818高速信号完整性工程师培训课程 DDRIII与DDRII的主要区别(性能和容量提升)2022-5-2819高速信号完整性工程师培训课程 DDRIII与DDRII的主要区别(Dynamic ODT)2022-5-2820高速信号完整性工程师培训课程 DDRIII与DDRII的主要区

9、别(Dynamic ODT)2022-5-2821高速信号完整性工程师培训课程 DDRIII与DDRII的主要区别(Termination resistor)PC3-6400400 MHz, DDR3-800芯片, 6.40 GB/s带宽 PC3-8500 533 MHz, DDR3-1066芯片, 8.53 GB/s带宽传输命令/地址/控制总线, 带有On-DIMM终结电阻2022-5-2822高速信号完整性工程师培训课程 DDRI/II/III/SDRAM的区别( I )2022-5-2823高速信号完整性工程师培训课程 DDRI/II/III/SDRAM的区别( II )2022-5-2

10、824高速信号完整性工程师培训课程What you dont know. .can hurt you! 等于信号的上升时间等于信号的上升时间 比信号的上升时间快比信号的上升时间快2倍倍 比信号的上升时间快比信号的上升时间快3倍倍 比信号的上升时间快比信号的上升时间快4倍倍 比信号的上升时间快比信号的上升时间快5倍倍示波器上升时间示波器上升时间41%12%5%3%2%上升时间慢上升时间慢/异常幅度衰异常幅度衰减减 示波器上升时间对信号的影响RT(measured) = SQRTRT(oscilloscope)2 + RT(Signal)22022-5-2825高速信号完整性工程师培训课程 DDR

11、2 一致性测试示波器的选择Rise time (20%-80)= 1.8V /(4V/ns )X 0. =270ps因此，应该选择上升时间为270/5ps-270/3ps54-90ps的示波器，也就是2.5G-4G带宽的示波器。2022-5-2826高速信号完整性工程师培训课程 DDR 一致性测试示波器的选择Rise time(20%-80%)= 1.5V/(5V/ns)X0.6=180ps因此，应该选择上升时间为180/5-180/336-60ps的示波器，也就是4G-8G带宽的示波器。2022-5-2827高速信号完整性工程师培训课程 DDR所有的命令集 （command set)2022

12、-5-2828高速信号完整性工程师培训课程 DDR 读命令流程1：通过Activate选择行地址（Row address)2：通过Read 选择 列地址(Column address)3: 经过一个CAS latency(1.5,2,3 cycle)4: 读一个Burst 的数据流（2,4,6,8)2022-5-2829高速信号完整性工程师培训课程 DDR 读命令2022-5-2830高速信号完整性工程师培训课程 DDR 读命令Precharge closes row toread/write operations and updates row Activate a rowRead colu

13、mn of active row2022-5-2831高速信号完整性工程师培训课程 DDR 写命令流程1：通过Activate选择行地址（Row address)2：通过Write 命令选择 列地址(Column address)3: 经过一个tDQSS(75%-125%) clock cycle4: 写一个Burst 的数据流（2,4,6,8)2022-5-2832高速信号完整性工程师培训课程 DDR 写命令2022-5-2833高速信号完整性工程师培训课程 DDR 写命令2022-5-2834高速信号完整性工程师培训课程 DDR Command和Address的setup time选取CS

14、# 为低电平时，clock的上升沿相对于WE#的下降沿的delay为setup time （建立时间）2022-5-2835高速信号完整性工程师培训课程 DDR Command和Address的hold time选取CS# 为低电平时，clock的上升沿相对于WE#的上升沿的delay为hold time （保持时间）2022-5-2836高速信号完整性工程师培训课程DDR2 SDRAMWrite dataCenter aligned write data with data strobes DQSBurst length of 4 or 8 databits per read command

15、Two data transfers per clock cycleImage courtesy of Micron Technology, Inc.2022-5-2837高速信号完整性工程师培训课程DDR2 SDRAM Data & Data StrobeWrite Data is Center-aligned With Strobe EdgesDQDQS PreambleDQ Pattern is 0101,0101DQ = 1DQ = 02022-5-2838高速信号完整性工程师培训课程 Cursor Measurement - WRITEWRITE using Cursors2

16、022-5-2839高速信号完整性工程师培训课程DDR2 SDRAM Read DataEdge aligned read data with data strobes DQSBurst length of 4 or 8 data bits per read commandTwo data transfers per clock cycleImage courtesy of Micron Technology, Inc.2022-5-2840高速信号完整性工程师培训课程DDR2 SDRAM Data & Data StrobeRead Data is Edge-aligned With

17、 Strobe EdgesDQDQSDQ Pattern is 0101,0101,0101,01010在内存控制器对数据进行采样的时候，会将DQS或者DQ进行一个90度的相移，然后对DQ进行采样。2022-5-2841高速信号完整性工程师培训课程Cursor Measurement - READREAD using Cursors测量tDQSQ2022-5-2842高速信号完整性工程师培训课程DDR2 SDRAM Read/Write DataDQ & DQS Signals Go Tristate Between Read & WriteWrite dataRead dat

18、a2022-5-2843高速信号完整性工程师培训课程DDRI/II/III read/write 分离方法因为DQ/DQS 是双向的(bi-directional),因此在测试DQ/DQSR/W时必须读写分离。读写分离可能的方法(在DRAM端）：1) 幅度。ReadWrite; 2) 斜率。ReadWrite 3) 相位关系。Read是edge_aligned,Write是centre_aligned. 4) DQS Preamble。Read preambleWrite.(对于DDRIII，就更容易区分了。因为Read preamble为负，Write preamble为正）2022-5-2

19、844高速信号完整性工程师培训课程 DDRI/II/III read/write 分离方法(Pinpoint Trigger)Old Trigger Sequences 17 Trigger Combinations Plus Comm & SerialNew Pinpoint Triggering Trigger Combinations Plus Comm & Serial2022-5-2845高速信号完整性工程师培训课程 DDRI/II read/write 分离方法IDQSDQ2022-5-2846高速信号完整性工程师培训课程 DDRI/II read/write 分离

20、方法IDQSDQ2022-5-2847高速信号完整性工程师培训课程 DDRI/II read/write 分离方法IDQSDQ2022-5-2848高速信号完整性工程师培训课程 DDRI/II read/write 分离方法IIDQS DQ2022-5-2849高速信号完整性工程师培训课程 DDRI/II read/write 分离方法IIDQS DQ2022-5-2850高速信号完整性工程师培训课程 DDRIII read/write 分离方法2022-5-2851高速信号完整性工程师培训课程 DDRI/II/III read/write 分离方法2022-5-2852高速信号完整性工程师培

21、训课程全新的自动测试软件2022-5-2853高速信号完整性工程师培训课程PANEL #2PANEL #1全新的自动测试软件选择DDR 类型选择DDR速度选择测试的项目 (Read / Write / Clock)2022-5-2854高速信号完整性工程师培训课程全新的自动测试软件PANEL #4 让DDRA自动识别待测burst PANEL #3为DQS, DQ, CLK选择输入的通道 Optional 选项选项2022-5-2855高速信号完整性工程师培训课程全新的DDR自动测试软件DDRAPANEL #5让自动识别阈值电平，也可手动输入可手动选择scaling,即手动调整burst样本数

22、2022-5-2856高速信号完整性工程师培训课程全新的DDR自动测试软件DDRA2022-5-2857高速信号完整性工程师培训课程全新的DDR自动测试软件DDRA(DQ相对于DQS的setup and hold time)2022-5-2858高速信号完整性工程师培训课程全新的DDR自动测试软件DDRA测试项目包括读burst, 写burst，斜率，差分时钟，单端时钟单端DQS，命令线和地址线2022-5-2859高速信号完整性工程师培训课程全新的DDR自动测试软件DDRAData Eye Width(Spec没要求，可作debug参考）tDQSH/tDQSLtDH-Diff(base)/tDH-Diff(derated)/tDS-Diff(base)/tDS-Diff(derated) 2022-5-2860高速信号完整性工程师培训课程 DDRA-唯一严格根据Jedec规范测量建立保持时间DDR2/3的Jedec明确规定，数据线，命令线和地址线的建立保持时间的spec,必须是tDS(base)+ tDS=tDS(derated)2022-5-2861高速信号完整性工程师培训课程DDRA-唯一严格根据Jedec规范测量建立保持时间加入了DDR2和对数据线/命令线/地址线的建立保持时间的derated测试2022-5-2