嵌入式系统3-CPU综述

1、CPU指令系统不等于指令系统不等于CPU设计设计lCPU设计还需要考虑设计还需要考虑 性能 功耗 I/O 存储一、输入输出一、输入输出l用户不会购买无I/O的计算机l用户更关心“响应时间”性能lI/O子系统的性能直接影响整个系统的性能u历史上一直由于热衷于历史上一直由于热衷于CPU性能而受到忽视性能而受到忽视,最典最典型的是衡量计算机性能的指标采用型的是衡量计算机性能的指标采用CPUtime,而不而不管管I/O系统的好坏系统的好坏, 因此因此I/O系统称作为系统称作为“外部外部”设设备，而成为一种备，而成为一种“二等公民二等公民”。u事实上，能更好地度量性能的指标是事实上，能更好地度量性能的指

2、标是response time-即用户输入命令到产生结果之间的时间即用户输入命令到产生结果之间的时间。设在设在Response time中在中在CPU上的运行时间占上的运行时间占90%。u若若CPU运行速度提高到原来的运行速度提高到原来的10倍倍 则：则：Speedup=1/ (0.1+0.09) =5若若CPU运行速度提高到原来的运行速度提高到原来的100倍倍 则：则：Speedup=1/ (0.1+0.009) =10uCPU以每年以每年55%改善性能（提高速度），而改善性能（提高速度），而I/O跟不上。所以没有理由一味追求快的跟不上。所以没有理由一味追求快的CPU。1.寄存器与寄存器与I

3、Ol设备通常有设备通常有 数据寄存器 状态寄存器 控制寄存器示例：示例：8251 UARTlUART：通用异步收发器：通用异步收发器l进行串行通信进行串行通信l每个字符的传输有起始位每个字符的传输有起始位0与结束位与结束位1l波特率波特率lCPU初始化初始化UART的模式寄存器的模式寄存器 波特率 每字符位数 奇偶校验 结束位长度lUART有一个有一个8位寄存器位寄存器 缓存UART与CPU之间的字符l状态寄存器：状态寄存器： 发送器就位信号：Transmitter Ready 发送器空信号：Transmitter Empty 接收器就绪：Receiver Ready 2、输入输出原语、输入输

4、出原语l两种途径进行两种途径进行IO编程编程 IO指令（x86方法） 内存映射（较普通）l内存映射：统一内存编址内存映射：统一内存编址1）ARM上的内存映射上的内存映射lDEV1EQU 0 x1000lEQU伪操作伪操作lADRr1, #DEV1lLDRr0, r1;读设备读设备1lMOVr0,#8lSTRr0, r1;写设备写设备12）Sharc上的内存映射上的内存映射l规定：内存映射规定：内存映射IO必须在必须在0 x400000开始的外存开始的外存lI0=0 x400000lM0=0lR1=DM(I0,M0)3、使用、使用IO的方式的方式1l轮询：使用轮询：使用IO的最基本方式的最基本方

5、式 IO与CPU的速度差异l中断：异步中断：异步1）轮询）轮询l忙等状态忙等状态 设备忙于写时为1 写事务完成为0 类似操作系统的信号量2）中断）中断lI/O设备需要CPU控制操作时，才向CPU发中断请求。lCPU在等待设备期间可以处理其他工作 。ARM中的中断中的中断l2种种 快速中断请求FIQ 中断请求IRQl前者优先级高前者优先级高ARM中断响应流程中断响应流程l保存保存PCl将将CPSR复制到复制到SPSRl强制强制CPSR的位记录下中断的位记录下中断l强制强制PC指向中断向量指向中断向量ARM中断结束流程中断结束流程l恢复恢复PCl用用SPSR回复回复CPSR SPSR:保持程序状态

6、寄存器l清除中断禁用标志清除中断禁用标志ARM需要的最坏时间延时需要的最坏时间延时l2cc响应同步外部请求响应同步外部请求l最多最多20cc完成当前指令完成当前指令l3cc让数据异常中止让数据异常中止l2cc进入中断处理状态进入中断处理状态SHARC的中断的中断l3种类型种类型 带优先级的中断 向量化中断请求 可屏蔽中断l每中断调用中断处理子例程每中断调用中断处理子例程l一般指令，外部中断延时一般指令，外部中断延时4cc中断处理中断处理l输出相应的中断向量地址输出相应的中断向量地址lPc压入压入pc堆栈堆栈l根据中断类型将根据中断类型将ASTAT或或MODE1寄寄存器压入状态堆栈存器压入状态堆

7、栈l改变当前中断屏蔽指针显示当前的中改变当前中断屏蔽指针显示当前的中断嵌套状态断嵌套状态RTI指令工作指令工作l恢复恢复PCl如果需要，弹出状态堆栈中的内容如果需要，弹出状态堆栈中的内容l清除中断锁存器与屏蔽寄存器相应值清除中断锁存器与屏蔽寄存器相应值二、管态、异常与陷阱二、管态、异常与陷阱l1）管态）管态 用户态与管态 ARM有管态，SHARC没有 ARM让cpu进入管态命令： SWI CODE_1 通过CPSR指示在管态，后5位为1，处于管态时CPSR的内容用SPSR存贮l2）异常：内部错误）异常：内部错误3）陷阱）陷阱l又称软件中断又称软件中断lARM中利用中利用SWI进入管态，进入陷阱

8、进入管态，进入陷阱lSHARC提供提供3级软件中断，通过设置级软件中断，通过设置IRPTL寄存器的几位来激活寄存器的几位来激活三、协处理器三、协处理器l协处理器：附接在协处理器：附接在CPU上实现部分指上实现部分指令令l浮点协处理器浮点协处理器l主主CPU与协处理器的协调与协处理器的协调ARM使用了协处理器使用了协处理器lARM体系结构提供最多体系结构提供最多16个协处理器个协处理器l1，2号协处理器可以是浮点协处理器号协处理器可以是浮点协处理器l提供提供8个个80位浮点寄存器，浮点状态位浮点寄存器，浮点状态寄存器和一个可选的浮点状态寄存器寄存器和一个可选的浮点状态寄存器四、存储系统四、存储系

9、统l内存速度太低内存速度太低l大量使用大量使用cachelMmu进行地址转换进行地址转换1、高速缓存控制器、高速缓存控制器 Cache 主 存 CPUI/O 设备存储器总线I/O总线寄存器容量: 200B 64KB 32MB 2KB速度: 5ns 10ns 100ns 5msLevel 1 2 3 4 Called Registers cache Main memory Disk storage Typical size 1KB 4MB 1GB Implementa-tion tech. Custom memory With multiple ports. CMOS or BiCMOS On-

10、chip or off-chip MOS, SRAM CMOS DRAM Magnetic disk Access time (ns) 2-5 3-10 80-400 5,000,000 Bandwidth (MB/sec) 4000-32,000 800-5000 400-2000 4-32 Managed by compiler Hardware Operating system Operating system/user Backed by Cache Main Memory Disk Tape 2、基本概念、基本概念 块块(block)：相邻两级间的信息交换单位相邻两级间的信息交换单位

11、 命中率命中率h： CPU产生的有效地址可以直接在高产生的有效地址可以直接在高层存储器中访问到的概率。层存储器中访问到的概率。 失配率：失配率：1-h 失配损失：用低层存储器中相应块替换高层存失配损失：用低层存储器中相应块替换高层存储器中的块，并将所访问的数据传送到请求访储器中的块，并将所访问的数据传送到请求访问的设备的时间。由访问时间和传送时间两部问的设备的时间。由访问时间和传送时间两部分组成。分组成。u命中率命中率 与硬件速度无关，而与应用程序的行为特与硬件速度无关，而与应用程序的行为特性有关性有关u平均存储访问时间平均存储访问时间 AMT=命中时间命中时间+失配失配率率 失配损失失配损失

12、 3、cache性能性能改进改进Cache/主存性能的技术主存性能的技术AMT=HT + M * MP减小失配率减小失配率1、Cache失配原因分析失配原因分析(3C模型）模型） （391/264） 冷启动失配冷启动失配 绝对次数与程序有关，与绝对次数与程序有关，与Cache容量无关容量无关 随容量增大相对比例提高随容量增大相对比例提高 容量失配容量失配 与关联度无关，容量增大，容量失配减少与关联度无关，容量增大，容量失配减少 冲突失配冲突失配 容量一定时，关联度越高冲突失配率越小容量一定时，关联度越高冲突失配率越小4、多级、多级cachel一级一级cache离离cpu最近最近 片上l二级二级

13、cache为一级为一级cache提供数据提供数据 片外5、Cache组织形式组织形式l直接映象（direct mapped)：主存的一块只能对应Cache的一特定行。 J = I MOD m （主存块号） (Cache 总块数）l全关联映象(fully associative): 主存中的一块能对应到Cache中的任意一行l组关联映象（set associative): 主存中的一块能对应到Cache中一个特定组中的任意一行上。若组中有n个块，则称其为 n路组关联。 J（组号） = I MOD G （Cache总组数）注意：直接映象和全关联映象是组关联的特例： 直接：直接： 直接映象是：直接映

14、象是：1 路组关联路组关联 全相联：全相联是：全相联：全相联是：m路组关联路组关联6、映象机构：判定是否命中Cache,如何访问？l标志存储器+数据存储器l每行还有控制位：有效位、修改位(脏位)lCPU地址组成：标志+索引+块内偏移l关联程度越高，索引位越小7、替换策略l随机替换策略（RAND) 简单，易于实现简单，易于实现 一般用位随机，使有再现性，以利调试一般用位随机，使有再现性，以利调试l先进先出策略（FIFO)l最近最少使用策略（LRU） 利用局部性原理，但实现代价高利用局部性原理，但实现代价高替换策略对Cache失配率的影响8、写策略l直写(write through)信息写入Cac

15、he的同时，经CPU与主存间的直接数据通路写入主存对应块。 主存中总有数据的最新拷贝主存中总有数据的最新拷贝 写的速度以访问主存（写）的速度进行，写的速度以访问主存（写）的速度进行，l回写（write back)信息只写入Cache相应行，仅当被修改过的块被替换出Cache时，才将它送回主存。 写访问总是以写写访问总是以写Cache的速度进行。的速度进行。 一个块内的多次写访问只需一次访问主存，降一个块内的多次写访问只需一次访问主存，降低存储带宽需求。低存储带宽需求。Write throughProcessor storeCacheMemoryWrite backProcessor store

16、CacheMemoryWrite entire block toMemory on replacement 写失配时对是否要把要访问的数据送入写失配时对是否要把要访问的数据送入Cache 写分配（写分配（write allocate)：将要写的数据取入将要写的数据取入Cache，然后开始访问然后开始访问 无写分配（无写分配（no write allocate)：直接对低层存储器写，直接对低层存储器写，不再将数据块装入不再将数据块装入Cache。 写停顿延迟：在写低层存储器时写停顿延迟：在写低层存储器时CPU必须停下来等待。必须停下来等待。这段等待时间称为这段等待时间称为 设置写缓冲设置写缓冲减

17、少写停顿延迟带来的损失减少写停顿延迟带来的损失 直写的写缓冲直写的写缓冲 回写的写缓冲：写合并技术回写的写缓冲：写合并技术Write throughWrite backNo write allocate*(后续的写仍然要写 memory)Allocate block on write missNo write allocateWrite allocate *(后续的写可命中 cache)* commonly-used mode9、ARM与与SHARC的的cachelARM600有一个有一个4kB，64路统一指令路统一指令/数据数据cachelStrongARM有有 一个带32字节块的16KB，

18、32路指令cache 一个带32字节块的16KB，32路数据cache 回写策略lSHARC使用一个使用一个32指令、指令、2路组相连路组相连cache，无无data cache10、MMUl虚拟内存虚拟内存l地址映射地址映射l引入：大程序运行于小内存l程序重定位，程序加载l多用户进程共享物理地址空间 存储共享和存储保护l主存/辅存二级存储层次Cache/主存与虚拟存储器比较主存与虚拟存储器比较 术语：术语： 块、行块、行 页面、段页面、段 失配失配 页面故障页面故障 CPU等待等待 中断中断 地址：地址： 与与Cache容量无关容量无关 决定逻辑空间大小决定逻辑空间大小 映象：映象： Cac

19、he主存主存 主存主存部分部分disk disk大部分用做文件系统大部分用做文件系统 目的：目的： 弥补主存速度弥补主存速度 弥补主存容量弥补主存容量 映象方式：直接映象方式：直接/组关联组关联 全关联全关联 映象机构：映象机构： 映象机构映象机构 地址转换地址转换 替换策略：替换策略： 三种三种/硬件硬件 LRU/OS 写策略：写策略： 直写、回写直写、回写 回写回写 页式与段式虚拟存储器比较页式与段式虚拟存储器比较 透明性透明性 应用程序员应用程序员 应用程序员可见应用程序员可见 替换替换 易于实现易于实现 困难困难 存储空间存储空间 内部碎片内部碎片 外部碎片外部碎片 使用效率使用效率 磁盘传输磁盘传输 高高 不高不高 效率效率段页式虚拟存储器：段为整数页段页式虚拟存储器：段为整数页新的混合模式：新的混合模式： 提供不同大小的页面提供不同大小的页面地址变换的实现地址变换的实现 页表页表 页表、段表、段页式、多级页表页表、段表、段页式、多级页表 加快