数字集成电路中的基本模块5-1

1、 设计运算功能块设计运算功能块设计运算功能块. 2本章重点本章重点加法器、乘法器及移位器考虑性能、面积或功耗的设计加法器、乘法器及移位器考虑性能、面积或功耗的设计数据通路模块的逻辑和系统级优化数据通路模块的逻辑和系统级优化数据通路中功耗与延时的综合考虑数据通路中功耗与延时的综合考虑设计运算功能块. 35.1 5.1 引言引言从全局考虑从全局考虑把注意力集中在对他们的目标功能影响最大的逻辑门、把注意力集中在对他们的目标功能影响最大的逻辑门、电路或晶体管上电路或晶体管上非关键逻辑采用常规设计非关键逻辑采用常规设计设计运算功能块. 45.2 5.2 数字处理器结构中的数据通路数字处理器结构中的数据通

2、路（一）（一） 大多数数字电路按功能可分为：大多数数字电路按功能可分为： （1）数据通路（如加法器、乘法器、移位器）、）数据通路（如加法器、乘法器、移位器）、 （2）存储器、（）存储器、（3）控制电路、（）控制电路、（4）I/O 、（、（5）互连）互连存储器存储器数据通路数据通路控制器控制器I/OI/O构成数字系统结构的基本模块构成数字系统结构的基本模块运算单元运算单元 - 位片式数据通路位片式数据通路(加法器加法器, 乘法器乘法器, 移位器移位器, 比较器比较器, 等等.)存储器存储器 - RAM, ROM, 缓冲器缓冲器, 移位寄存器移位寄存器控制电路控制电路 - 有限状态机有限状态机(P

3、LA, 随机逻辑随机逻辑.) -计数器计数器互连互连 - 开关开关 - 判断器判断器 - 总线总线设计运算能块. 5设计运算功能块. 6数据通路常常组织成位片式结构数据通路常常组织成位片式结构每一个对一位进行操作每一个对一位进行操作位片式位片式设计运算功能块. 7（二）（二） 数据通路的特点：（它在很大程度上决定了整个系统数据通路的特点：（它在很大程度上决定了整个系统的性能）的性能）规整性：（规整性：（Bit-slice）优化版图）优化版图局域性：（时间、空间，算子相邻布置）版图紧凑局域性：（时间、空间，算子相邻布置）版图紧凑正交性：（数据流、控制流）规整的布线正交性：（数据流、控制流）规整的

4、布线层次化：层次化： 高位低位，多位少位高位低位，多位少位模块化：模块化： 包括各种包括各种IP 模块模块设计运算功能块. 8设计运算功能块. 95.3 5.3 加法器加法器优化可以在逻辑层或电路层上进行优化可以在逻辑层或电路层上进行逻辑层上的优化逻辑层上的优化意在重新安排布尔方程以得到一个速度较快或面意在重新安排布尔方程以得到一个速度较快或面积较小的电路积较小的电路电路层优化电路层优化则着眼于改变晶体管的尺寸以及电路的拓扑连接来优则着眼于改变晶体管的尺寸以及电路的拓扑连接来优化速度化速度5.3.1 5.3.1 二进制加法器：定义二进制加法器：定义ABCoutSumCin全加器全加器设计运算功

5、能块. 10S和和Co的布尔表达式的布尔表达式从实现的角度，把从实现的角度，把S和和Co定义为中间信号定义为中间信号G(进位产生进位产生)、D (进位取消进位取消)和和P (进位传播进位传播)的函数的函数重新写为重新写为注意：注意：G和和P仅是仅是A和和B的函数而与的函数而与Ci无关无关iioiiiiiACBCABCABCCBACBACBACBASBAPBADABGiioCPP,GSPCGP,GC进位取消进位取消进位取消进位取消传播传播Ci=0传播传播Ci=1传播传播Ci=0传播传播Ci=1进位产生进位产生进位产生进位产生（2 2 ）组合逻辑加法器）组合逻辑加法器设计运算功能块. 11（2 2

6、 ）组合逻辑加法器）组合逻辑加法器设计运算功能块. 12电路特点电路特点该电路的特点：该电路的特点：（1 ）利用）利用Carry-out 信号来产生信号来产生SUM ，不用，不用 XOR门，在不减慢进位产门，在不减慢进位产生的情况下可减少管子数（共生的情况下可减少管子数（共28 个管子）个管子）（2 ）在）在“ 进位产生进位产生” 与与“ 和位产生和位产生”电路中存在很长的串联电路中存在很长的串联PMOS 管，进位输出信号的负载包括本级的两个扩散电容和驱动下一级的六个管，进位输出信号的负载包括本级的两个扩散电容和驱动下一级的六个栅电容以及布线电容。栅电容以及布线电容。（3 ） SUM的比的比

7、Carry迟产生。迟产生。（4 ）使进位路径的延时减到最小是设计高速加法器的主要目标：）使进位路径的延时减到最小是设计高速加法器的主要目标： 1. 连接连接C in 的管子（关键路径上的管子）尽可能放在靠近门的输出端的管子（关键路径上的管子）尽可能放在靠近门的输出端 2. 在这一加法器的进位链中可以利用加法器的在这一加法器的进位链中可以利用加法器的反相特性反相特性来消除反相门来消除反相门。设计运算功能块. 13加法器的反向特性加法器的反向特性设计运算功能块. 14设计运算功能块. 15逐位逐位( (行波、串行行波、串行) )进位加法器进位加法器（1）结构：一个）结构：一个N位加法器可以通过把位

8、加法器可以通过把N个一位的全加器电路串联起来构成，个一位的全加器电路串联起来构成，第第i 级的级的Carryout用来产生第用来产生第i+1 级的级的 SUM和和Carr y（2 ）特点：结构直观简单，运行速度慢，最坏情形下关键路径的）特点：结构直观简单，运行速度慢，最坏情形下关键路径的延时：延时：tadder(N-1)tcarry+tsumN 位逐位进位加法器的延时正比于加法器的位数位逐位进位加法器的延时正比于加法器的位数N 在设计一个快速逐位进位加法器的全加器单元时，优化在设计一个快速逐位进位加法器的全加器单元时，优化tcaary比优化比优化tsum重重要得多要得多FAFAFAFAA0B0

9、S0A1B1S1A2B2S2A3B3S3Ci,0Co,0( Ci,1)Co,1Co,2Co,3逐位逐位( (行波、串行行波、串行) )进位加法器进位加法器（3 ）优化进位链的方法：同时利用正信号和反信号）优化进位链的方法：同时利用正信号和反信号设计运算功能块. 16设计运算功能块. 17结构优化：在进位路径中取消反相器结构优化：在进位路径中取消反相器提高速度提高速度利用加法器的反相特性利用加法器的反相特性A3FAFAFAEven ce llOdd cellFAA0B0S0A1B1S1A2B2S2B3S3Ci,0Co,0Co,1Co,3Co,2设计运算功能块. 18改进加法器：镜像加法器设计改进

10、加法器：镜像加法器设计进位产生电路分析进位产生电路分析面积和延时相对减少面积和延时相对减少取消了进位反相门取消了进位反相门门的门的PDN和和PUN网络不再是对偶的网络不再是对偶的iioCPP,GSPCGP,GCBAPBADABG2424个晶体管个晶体管19镜像加法器镜像加法器棍棒图棍棒图设计运算功能块. 20镜像加法器的特点镜像加法器的特点镜像加法的尺寸设计镜像加法的尺寸设计设计运算功能块. 21设计运算功能块. 22设计运算功能块. 23设计运算功能块. 24传输门型加法器传输门型加法器特点：它的和与进位输出具有近似的延时特点：它的和与进位输出具有近似的延时ABPCiVDDAAAVDDCiA

11、PABVDDVDDCiCiCoSCiPPPPPSum GenerationCarry GenerationSetupiioCPP,GSPCGP,GC设计运算功能块. 25设计运算功能块. 26曼彻斯特进位链加法器曼彻斯特进位链加法器增加进位产生和进位消除信号来简化增加进位产生和进位消除信号来简化CoGiVDDCiPiVDDGiCiPiPiCoDi静态实现，采用进位静态实现，采用进位传播、进位产生和进传播、进位产生和进位消除位消除动态实现，只用进位动态实现，只用进位传播和进位产生信号传播和进位产生信号设计运算功能块. 27用串联的传输管来实现进位链用串联的传输管来实现进位链G2 C3G3Ci,0

12、P0G1VDD G0P1P2P3C3C2C1C0在预充电阶段（在预充电阶段（0），传输管进位链中的所有中间节点都），传输管进位链中的所有中间节点都被预充电到被预充电到VDD，在求值阶段，当有输入进位且传播信号为，在求值阶段，当有输入进位且传播信号为PK为高电平，或进位产生信号（为高电平，或进位产生信号（GK）为高电平，）为高电平，节点节点CK放电放电设计运算功能块. 28Pi + 1Gi + 1CiInverter/Sum RowPropagate/Generate RowPiGiCi - 1Ci + 1VDDGND棍棒图棍棒图数据通道版图由三排组织成位片式的单元组成数据通道版图由三排组织成位

13、片式的单元组成: :计算进位传播计算进位传播信号和进位产信号和进位产生信号生信号由左到右传播进位由左到右传播进位产生最终的和产生最终的和设计运算功能块. 29加法器进位链在最坏情况下的延时加法器进位链在最坏情况下的延时当所有的当所有的Ci=C且且Rj=R时，这样一个网络的传播延时等于时，这样一个网络的传播延时等于R1 R2 R3 R4 R5进位输出进位输出1 2 3 4 5 6C1 C2 C3 C4 C5M1 M2 M3 M4 M5进位输入进位输入或时钟或时钟RCNN.RC.tNiNijip2169069011设计运算功能块. 30设计运算功能块. 315.3.3 5.3.3 二进制加法器：逻

14、辑设计考虑二进制加法器：逻辑设计考虑加法器速度与位数的线性关系使得采用逐位进位加法器实现加法器速度与位数的线性关系使得采用逐位进位加法器实现长字不现实，需要进行逻辑优化，使加法器长字不现实，需要进行逻辑优化，使加法器t tp pO(N)O(N)进位旁路加法器进位旁路加法器(Carry bypass/Skip Adder)(Carry bypass/Skip Adder)线性进位选择加法器线性进位选择加法器(Liner Carry Select Adder)(Liner Carry Select Adder)平方根进位加法器平方根进位加法器(Square-Root Carry-Select Ad

15、der)(Square-Root Carry-Select Adder)设计运算功能块. 32逻辑设计考虑逻辑设计考虑- -进位旁路加法器进位旁路加法器进位旁路加法器进位旁路加法器当当BP=P0P1P2P3=1时，进位输入通过旁路晶体管时，进位输入通过旁路晶体管Mb立即立即送至下一个模块送至下一个模块FAFAFAFAP0G1P0G1P2G2P3G3Co,3Co,2Co,1Co,0Ci,0FAFAFAFAP0G1P0G1P2G2P3G3Co,2Co,1Co,0Ci,0Co,3MultiplexerBP=PoP1P2P3 因增加旁因增加旁路而增加的面路而增加的面积很小，但破积很小，但破坏规则的位片

16、坏规则的位片式结构式结构设计运算功能块. 33Ci,0G2P3P2P1P0G1G0G3BPBPCo,3例例11.3 11.3 曼彻斯特进位链加法器中的进位旁路曼彻斯特进位链加法器中的进位旁路设计运算功能块. 34计算一个计算一个N位加法器的延时位加法器的延时假设整个加法器被划分成假设整个加法器被划分成(N/M)个等长的旁路级个等长的旁路级每一级含有每一级含有M级级Carrypropaga t io nSetupBit 03SumM bitstsetuptsumCarrypropaga t io nSetupBit 47SumtbypassCarrypropaga t io nSetupBit

17、811SumCarrypropaga t io nSetupBit 1215Sum 最坏情况下进位产生于第一位的位置，逐位通过第一个模最坏情况下进位产生于第一位的位置，逐位通过第一个模块，跃过（块，跃过（N/M-2)N/M-2)个旁路级，并且被吸收在最后一位的位置上个旁路级，并且被吸收在最后一位的位置上而不产生输出进位而不产生输出进位sumcarrybypasscarrysetuppttMtMNMttt11各部分参数含义：各部分参数含义： t tsetupsetup: :形成进位产生信号和进位传播信号所需要的固定时形成进位产生信号和进位传播信号所需要的固定时间间 t tcarrycarry:

18、:通过一位的传播延时，最坏情况下通过具有通过一位的传播延时，最坏情况下通过具有M M位的位的一个级进位传播延时为一个级进位传播延时为M M倍倍 t tbypassbypass: :通过一级旁路多路开关的传播时间通过一级旁路多路开关的传播时间 t tsumsum: :产生最后一级的产生最后一级的“和和”所需要的时间所需要的时间设计运算功能块. 35sumcarrybypasscarrysetuppttMtMNMttt11设计运算功能块. 36逐位进位加法器和进位旁路加法器的比较逐位进位加法器和进位旁路加法器的比较Ntp逐位进位加法器逐位进位加法器进位旁路加法器进位旁路加法器4.8思考题思考题11

19、.1 11.1 进位跳跃加法器的延时进位跳跃加法器的延时确定引起一个确定引起一个16位位(4*4)进位旁路加法器中最坏情况延时的输入样式。假进位旁路加法器中最坏情况延时的输入样式。假设设tcarry=tsetup=tskip=tsum=1，确定其延时并与一般的逐位进位加法器进行，确定其延时并与一般的逐位进位加法器进行比较。比较。增加进位旁路一般使面积增加增加进位旁路一般使面积增加10% 至至20%进位旁路加法器的总进位传播进位旁路加法器的总进位传播时间仍与位数时间仍与位数N 成正比，但比成正比，但比例系数较串行进位加法器为小。例系数较串行进位加法器为小。N 较小时，因为旁路的额外开较小时，因为

20、旁路的额外开销使采用旁路进位收益不大。销使采用旁路进位收益不大。一般一般N 在在48 之间采用旁路之间采用旁路进位。进位。设计运算功能块. 37线性进位选择加法器线性进位选择加法器预先考虑进位输入两种可预先考虑进位输入两种可能的值，并提前计算出针能的值，并提前计算出针对这两种可能性的结果。对这两种可能性的结果。一旦输入进位的确切值已一旦输入进位的确切值已知，正确结果就可以通过知，正确结果就可以通过一个简单的多路开关级很一个简单的多路开关级很容易地选出容易地选出4-b Setup“0” carry propagation“1” carry propagation10multiplexerCinC

21、outSum generationPsGsCsAsBsSs 用一个最小的延时来完成，用一个最小的延时来完成，但增加硬件开销但增加硬件开销30%30%设计运算功能块. 38线性进位选择加法器：关键路径线性进位选择加法器：关键路径01Sum Gen e r a t i onMultiple x e r1-Carry0-CarrySetupCi,0Co,3Co,7Co,11Co,15S03Bit 03Bit 47Bit 811Bit 121501Sum Gen e r a t i onMultiple x e r1-Carry0-CarrySetupS4701Sum Gen e r a t i on

22、Multiple x e r1-Carry0-Carry0-CarrySetupS81101Sum Gen e r a t i onMultiple x e r1-CarrySetupS1215summuxcarrysetupaddttMNMttt39线性进位选择加法器延时线性进位选择加法器延时最坏情况下的传播延时最坏情况下的传播延时tadder = tsetup + Mtcarry + (N/M)tmux + tsum 传播延时正比于传播延时正比于N N，形成这一线性关系的，形成这一线性关系的原因是在最坏情形下选择原因是在最坏情形下选择0 0或或1 1的运算结果模的运算结果模块选择信号仍然必

23、须逐一通过所有级块选择信号仍然必须逐一通过所有级 为优化设计，假设全加器和多路开关具有相同为优化设计，假设全加器和多路开关具有相同的传播延时，等于归一化的值的传播延时，等于归一化的值1 1。在最坏情形下。在最坏情形下将输入时间信号到达节点的时间标在图上将输入时间信号到达节点的时间标在图上40线性进位选择加法器延时结构线性进位选择加法器延时结构Setup0 Carry 1 Carry MultiplexerSum Generation01Setup0 Carry 1 Carry MultiplexerSum Generation01Setup0 Carry 1 Carry Multiplexer

24、Sum Generation01Setup0 Carry 1 Carry MultiplexerSum Generation01Bit 0-3Bit 4-7Bit 8-11Bit 12-15S0-3S4-7S8-11S12-15Ci,0(1)(1)(5)(6)(7)(8)(9)(10)(5)(5)(5)(5)设计运算功能块. 41平方根进位选择加法器平方根进位选择加法器在该加法器中逐级增加后续各级的位数在该加法器中逐级增加后续各级的位数Setup0 Carry 1 Carry MultiplexerSum Generation01Setup0 Carry 1 Carry Multiplexer

25、Sum Generation01Setup0 Carry 1 Carry MultiplexerSum Generation01Setup0 Carry 1 Carry MultiplexerSum Generation01Bit 0-1Bit 2-4Bit 5-8Bit 9-13S0-1S2-4S5-8S9-13Ci,0(4)(5)(6)(7)(1)(1)(3)(4)(5)(6)MuxSumS14-19(7)(8)Bit 14-19(9)(3)summuxcarrysetupaddttNMttt2平方根进位选择加法器延时平方根进位选择加法器延时假设假设N N位加法器含有位加法器含有P P级，

26、第一级相加级，第一级相加M M位，后位，后续各级依次增加一位，则续各级依次增加一位，则： 2N=M+(M+1)+(M+2)+.+(M+P-1)P(P-1)P1 =MP+()222P M2PN22PN若若M MN N，则：，则：addsetupcarrymuxsumttt( 2)ttMN设计运算功能块. 43平方根进位选择加法器与线性逐位进位加法器和线性选平方根进位选择加法器与线性逐位进位加法器和线性选择加法器传播延时的比较择加法器传播延时的比较Square r o o t se lectLinear s e l e ctRipple a d d e r2040Ntp(in unit d e l

27、 ay s)60010020304050超前进位加法器超前进位加法器在在N N位加法器中每一位的位置上都存在下列关系：位加法器中每一位的位置上都存在下列关系：Co kf AkBkCo k1GkPkCo k1+=通过对通过对 C Co,k-1o,k-1展开可消除展开可消除C Co,ko,k对对C Co,k-1o,k-1的依赖的依赖Co kGkPkGk1Pk1Co k2+=C Co,ko,k的完全展开式：的完全展开式：Co kGkPkGk1Pk1P1G0P0Ci 0+=其中其中C Ci,0i,0通常为通常为0 0设计运算功能块. 44超前进位加法器超前进位加法器G = ABD = ABP = A+

28、BCo = G + PCiS = P Ci = ABCi + (A+B+Ci)Co设计运算功能块. 45超前进位加法器原理图超前进位加法器原理图 AN-1, BN-1A1, B1P1S1 SN-1PN-1Ci, N-1S0P0Ci,0Ci,1A0, B0设计运算功能块. 46G3C0C0C0C0P0P0P0P0G0G0G0G0C1 3P1P1P1P1P1P1G1G1G1C2 3P2P2P2P2P2P2G2G2C3 3P3P3P3P3C4 3Pi 1 gate delayCiSi 2 gate delaysBiAiGi 1 gate delay超前进位逻辑实现超前进位逻辑实现q带传播和产生信号的

29、加法器单元带传播和产生信号的加法器单元在超过在超过4 4位时，电路所需的位时，电路所需的逻辑门扇入非常大逻辑门扇入非常大计算多位相加时，进位输出仅需计算多位相加时，进位输出仅需3 3个门延时，和仅需个门延时，和仅需4 4个门延时个门延时设计运算功能块. 47A0B00S0 2A1B1C1 2S1 3A2B2C2 4S2 5A3B3C3 6S3 7Cout 8A0B00S0 2A1B1C1 3S1 4A2B2C2 3S2 4A3B3C3 3S3 4C4 3C4 3超前进位逻辑实现超前进位逻辑实现q超前进位逻辑产生独立的并行超前进位逻辑产生独立的并行计算输出的和，比较快计算输出的和，比较快 然而，

30、进位逻辑成本增加然而，进位逻辑成本增加好多倍进位好多倍进位Pi 1 gate delayCiSi 2 gate delaysBiAiGi 1 gate delay设计运算功能块. 48Lookahead Carry UnitC0P0G0P1G1P2G2P3G3C3C2C1C0P3-0G3-0C4324325325324530C16A15-12B15-12C12S15-12A11-8 B11-8C8S11-8A7-4B7-4C4S7-4788A3-0B3-0C0S3-004444PG4-bit Adder444PG4-bit Adder444PG4-bit Adder444PG4-bit Add

31、er采用层次化超前进位的采用层次化超前进位的16位加法器位加法器q超前进位加法器超前进位加法器 4 4 个个4 4位加法器内部包含自身的位加法器内部包含自身的4 4位位超前进位逻辑超前进位逻辑 第二级超前进位单元延到第二级超前进位单元延到1616位（位（8 8个个门延时完成计算门延时完成计算）G = G3 + P3 G2 + P3 P2 G1 + P3 P2 P1 G0P = P3 P2 P1 P0C1 = G0 + P0 C0C2 = G1 + P1 G0 + P1 P0 C0C0P0G0C1 2设计运算功能块. 494 4位超前进位加法器镜像实现的电路图位超前进位加法器镜像实现的电路图 利

32、用超前进位公式的利用超前进位公式的自对偶性和递归性建立自对偶性和递归性建立了一个镜像结构，对于了一个镜像结构，对于N N位的超前进位组，它的位的超前进位组，它的晶体管实现具有晶体管实现具有N N个并行个并行分支并且有分支并且有N+1N+1个晶体管个晶体管堆叠。在堆叠。在N N值较大时极慢，值较大时极慢，只在只在N N值较小时有效值较小时有效Co,3Ci,0VDDP0P1P2P3G0G1G2G3设计运算功能块. 50对数对数超前进位加法器超前进位加法器-原理原理Co 0G0P0Ci 0+=Co 1G1P1G0P1P0Ci 0+=Co 2G2P2G1P2P1G0P+2P1P0Ci 0+=G2P2G

33、1+=P2P1 G0P0Ci 0+G2:1P2:1Co 0+= 在上式中，进位传播过程被分解成两位的子组合，在上式中，进位传播过程被分解成两位的子组合，G Gi:ji:j和和P Pi:ji:j分别表示从第分别表示从第i i位至第位至第j j位的进位产生和进位传播信号位的进位产生和进位传播信号, ,称为块称为块进位产生和块进位传播信号进位产生和块进位传播信号 为了建立非常快的加法器，把进位传播和进位产生组为了建立非常快的加法器，把进位传播和进位产生组织成递归的树形结构。织成递归的树形结构。设计运算功能块. 51点操作点操作针对这些成对的函数并且允许对一个块的位进针对这些成对的函数并且允许对一个块

34、的位进行组合和运算行组合和运算( , ) ( ,)(,)G PGPGPGPP3:23:2332233232(,)( ,) ( ,)(,)GPGPGPGPGP P3:03:0332211003:23:21:01:0(,) ( ,) ( ,) ( ,) ( ,) (,) (,)GPGPGPGPGPGPGP) 0 ,() 0 ,(),() 0 ,(0 ,0 : 30 : 30 :0 : 30 : 33 ,iioCPGCPGC设计运算功能块. 52用动态逻辑实现进位传播和进位产生信号用动态逻辑实现进位传播和进位产生信号VDDClkPi= ai + biClkaibiVDDClkGi = aibiClk

35、aibi传播产生传播产生(P)(P)进位产生进位产生(G)(G) 该模块产生进位传播和进位产生信号。所附加的单独来该模块产生进位传播和进位产生信号。所附加的单独来驱动保持器的反相器在驱动较大扇出的门中很有用。在翻驱动保持器的反相器在驱动较大扇出的门中很有用。在翻转开始后通过使保持器的驱动器与该电路的扇出间失去联转开始后通过使保持器的驱动器与该电路的扇出间失去联系可以使保持器很快脱离工作系可以使保持器很快脱离工作设计运算功能块. 53用动态逻辑实现点操作用动态逻辑实现点操作VDDClkkPi:i-k+1Pi-k:i-2k+1Pi:i-2k+1VDDClkkGi:i-k+1Pi:i-k+1Gi-k

36、:i-2k+1Gi:i-2k+1点操作，代表计算块级的进位传播和进位产生信号的两个点操作，代表计算块级的进位传播和进位产生信号的两个门门:1:1:21:21:21:21(,) (,)(,)i i ki i ki k iki k iki iki ikGPGPGP 设计运算功能块. 54用动态逻辑实现和选择电路用动态逻辑实现和选择电路_01iiiiiiSabSab设计运算功能块. 55Kogge-StoneKogge-Stone1616位超前进位对数加法器位超前进位对数加法器在位置在位置2 2i i-1-1上的进位只需要上的进位只需要i i步就可以计算出来步就可以计算出来互连结构规则，实现容易互连

37、结构规则，实现容易关键路径上扇出基本上是一个常数关键路径上扇出基本上是一个常数4949个点操作，面积和功耗较大个点操作，面积和功耗较大(A0, B0)(A1, B1)(A2, B2)(A3, B3)(A4, B4)(A5, B5)(A6, B6)(A7, B7)(A8, B8)(A9, B9)(A10, B10)(A11, B11)(A12, B12)(A13, B13)(A14, B14)(A15, B15)S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15建立建立P P和和G G信号信号进行点操作进行点操作产生和产生和设计运算功能块. 561616位操作数的四进制

38、位操作数的四进制Kogge-StoneKogge-Stone加法器加法器(a0, b0)(a1, b1)(a2, b2)(a3, b3)(a4, b4)(a5, b5)(a6, b6)(a7, b7)(a8, b8)(a9, b9)(a10, b10)(a11, b11)(a12, b12)(a13, b13)(a14, b14)(a15, b15)S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15 减少树的结构深度的一种选择是在减少树的结构深度的一种选择是在每一结构层次上组每一结构层次上组合四个信号合四个信号。一个。一个1616位的加法器只需要两级进位逻辑位的加法器

39、只需要两级进位逻辑设计运算功能块. 571616位位Brent-KungBrent-Kung树结构树结构(A0, B0)(A1, B1)(A2, B2)(A3, B3)(A4, B4)(A5, B5)(A6, B6)(A7, B7)(A8, B8)(A9, B9)(A10, B10)(A11, B11)(A12, B12)(A13, B13)(A14, B14)(A15, B15)S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15 正向树只实现在正向树只实现在2 2N N-1-1位置上的进位信号位置上的进位信号，为产生全部进位，为产生全部进位，需要一个反向二进制树。需

40、要一个反向二进制树。2727个点操作并且所需的导线少，但布个点操作并且所需的导线少，但布线结构不规则，并且各个门的扇出不相同，优化性能困难。线结构不规则，并且各个门的扇出不相同，优化性能困难。C14C14最长，需要最长，需要6 6个点操作个点操作设计运算功能块. 58列出列出Co,3Co,3和和Co,8Co,8的计算过程的计算过程(A0, B0)(A1, B1)(A2, B2)(A3, B3)(A4, B4)(A5, B5)(A6, B6)(A7, B7)(A8, B8)(A9, B9)(A10, B10)(A11, B11)(A12, B12)(A13, B13)(A14, B14)(A15

41、, B15)S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15设计运算功能块. 59 设计运算功能块. 60时钟延迟多米诺加法器结构时钟延迟多米诺加法器结构设计运算功能块. 61G3:0G3:0的输出表达式的输出表达式设计运算功能块. 62G3:0G3:0逻辑图逻辑图 设计运算功能块. 63G3:0G3:0棍棒图棍棒图 设计运算功能块. 64四进制点操作的动态实现四进制点操作的动态实现 设计运算功能块. 65四进制点操作的版图四进制点操作的版图 设计运算功能块. 66设计运算功能块. 675.4 5.4 乘法器乘法器11.4.1 11.4.1 乘法器：定义乘法器：定义

42、两个无符号二进制数两个无符号二进制数X和和Y，分别为，分别为M位宽和位宽和N位宽位宽乘法运算定义：乘法运算定义：1-N0jjj1-M0iiiYYXX22 1-M0i1-N0jjiji1-N0jjj1-M0iii1-NM0kkkYXYXZXYZ2222设计运算功能块. 68xPartial productsMultiplic a n dMultiplie rResult1 0 1 0 1 01 0 1 0 1 01 0 1 0 1 00 0 0 0 0 01 0 1 0 1 01 0 1 1更快的方法：所有的部分积同时产生并组成一个阵列。更快的方法：所有的部分积同时产生并组成一个阵列。运用多操作

43、数相加来计算最终的积运用多操作数相加来计算最终的积阵列乘法器阵列乘法器：产生部分积、累加部分积和最终相加：产生部分积、累加部分积和最终相加设计运算功能块. 695.4.2 5.4.2 部分积的产生部分积的产生被乘数被乘数X和一个乘数位和一个乘数位Yi进行逻辑进行逻辑AND操作的结果操作的结果采用采用booth编码，可以使部分积的数目至少减少一半编码，可以使部分积的数目至少减少一半假设一个假设一个8位乘数位乘数01111110，它将产生，它将产生6行非零的部分积；行非零的部分积；转换成转换成booth编码编码10000010，我们只需相加，我们只需相加2个部分积个部分积Booth2Booth2编

44、码编码设计运算功能块. 7020112022140121)2(203113111112031111201112)2(2222222222222222neveniiiiineveninevenineveniiiiiiinnneveninoddinoddiiiiiiinnneveninoddiiiiinnniiinnyyyyyyyyyyyyyyyyyyyyY20201122)2(neveniiineveniiiiiPXyyyYXBooth2Booth2编码编码设计运算功能块. 71XyyyPPiiii)2(11电电路实现时，先对补码形式的路实现时，先对补码形式的 n位乘数位乘数 扩扩充附加位充附加

45、位 =0。 若若n 是奇数，还需扩充一位附加符号位是奇数，还需扩充一位附加符号位 011yyyyYnn1y1nnyy设计运算功能块. 725.4.3 5.4.3 部分积的累加部分积的累加阵列乘法器阵列乘法器用许多加法器形成阵列用许多加法器形成阵列Y0Y1X3X2X1X0X3HAX2FAX1FAX0HAY2X3FAX2FAX1FAX0HAZ1Z3Z6Z7Z5Z4Y3X3FAX2FAX1FAX0HAZ2Z0设计运算功能块. 73HAFAFAHAHAFAFAFAFAFAFAHACritical Path 1Critical Path 2Critical Path 1 & 2 andsumcarrym

46、ultttNtNMt121M N阵列乘法器：关键路径阵列乘法器：关键路径设计运算功能块. 74进位保留乘法器进位保留乘法器因为进位位并不立即相加，而是保留给下一级加法器因为进位位并不立即相加，而是保留给下一级加法器在最后一级进位与在最后一级进位与“和和”在一个快速的进位传播加法器中合并在一个快速的进位传播加法器中合并优点：在最坏情况下关键路径最短并且是唯一确定的优点优点：在最坏情况下关键路径最短并且是唯一确定的优点HAHAHAHAFAFAFAHAFAHAFAFAFAHAFAHAVector Merging AddermergecarryandmultttNtt1设计运算功能块. 75例例11.

47、6 11.6 进位保留乘法器进位保留乘法器为了便于把乘法器集成到芯片的其余部分，建议使这一模块的外形近似为了便于把乘法器集成到芯片的其余部分，建议使这一模块的外形近似于矩形于矩形SCSCSCSCSCSCSCSCSCSCSCSCSCSCSCSCZ0Z1Z2Z3Z4Z5Z6Z7X0X1X2X3Y1Y2Y3Y0Vector Merging CellHA Multiplier CellFA Multiplier CellX and Y signals are broadcastedthrough the complete array.( )设计运算功能块. 76树型加法器树型加法器可以同时减少关键路径和所需的加法器单元数目可以同时减少关键路径和所需的加法器单元数目65432106543210Partial p r o duc tsFirst s t a g eBit pos it i o n65432106543210Second s t a g eFinal a d d e rFAHA(a)(b)(c)(d)设计运算功能