第五章 中规模时序逻辑电路及其应用

1、第第5章章 中规模时序逻辑电中规模时序逻辑电路及其应用路及其应用学习要点：学习要点：计数器、寄存器等中规模集成电路的逻辑功能和使用方法计数器的设计方法 在数字电路中，用来存放二进制数据或代码的电路称为寄存器。 寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1位二进制代码，存放n位二进制代码的寄存器，需用n个触发器来构成。 按照功能的不同，可将寄存器分为基本寄存器和移位寄存器两大类。基本寄存器只能并行送入数据，需要时也只能并行输出。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入

2、、并行输出，十分灵活，用途也很广。5. 寄存器寄存器一、单拍工作方式基本寄存器一、单拍工作方式基本寄存器D11DC1Q0 Q0D0FF01DC1Q1 Q1FF11DC1Q2 Q2D2FF21DC1Q3 Q3D3FF3CP无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CP上升沿到来，加在并行数据输入端的数据D0D3，就立即被送入进寄存器中，即有：012310111213DDDDQQQQnnnn二、双拍工作方式基本寄存器二、双拍工作方式基本寄存器CPD11DC1Q0 Q0D0FF01DC1Q1 Q1FF11DC1Q2 Q2D2FF21DC1Q3 Q3D3FF3CRRDRDRDRD0000101

3、11213nnnnQQQQ（1）清零。CR=0，异步清零。即有：012310111213DDDDQQQQnnnn（2）送数。CR=1时，CP上升沿送数。即有：（3）保持。在CR=1、CP上升沿以外时间，寄存器内容将保持不变。三、集成寄存器举例：三、集成寄存器举例：74LS175特点：特点： 四位数码寄存器四位数码寄存器 由维持阻塞由维持阻塞D D触发器构成触发器构成 附加控制功能附加控制功能异步清零异步清零注注: :有的有的寄存器还具有寄存器还具有三态控制、保持控制等功能。三态控制、保持控制等功能。 （如（如CC4076CC4076）其框图和功能表分别见图其框图和功能表分别见图5-1（P112

4、）和表）和表5-1（P113） Q0 Q1 Q2 Q3CP 74LS175 Rd D0 D1 D2 D3寄存数据输出端寄存数据输出端并行数据输入端并行数据输入端 送数脉冲端送数脉冲端异步（直接）清零端异步（直接）清零端 并行送数1Q3Q2Q1Q0=0000直接清零0说 明功 能CPRdiniDQ174LS175功能表及说明功能表及说明四、锁存器四、锁存器 控制方式：电平控制； 举例：74116（见P113P114)寄存数据输出端寄存数据输出端并行数据输入端并行数据输入端 送数电平端送数电平端异步（直接）清零端异步（直接）清零端 Q0 Q1 Q2 Q3 74LS116 Rd D0 D1 D2 D

5、3BALELE保 持 11并行送数 01Qi=0直接清零 0说 明功 能RdBALELE iniDQ1niniQQ174LS116功能表及说明功能表及说明1. 移位寄存器的逻辑功能：移位寄存器的逻辑功能： 既能寄存数码，又能在时钟脉冲的作用下既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动使数码向高位或向低位移动按移动方式分按移动方式分单向单向移位寄存器移位寄存器双向双向移位寄存器移位寄存器左左移位寄存器移位寄存器右右移位寄存器移位寄存器 移位寄存器的逻辑功能分类移位寄存器的逻辑功能分类并入并出、并入串出、串入并出、串入串出并入并出、并入串出、串入并出、串入串出5.2 移位寄存器移

6、位寄存器5.2.15.2.1、单向移位寄存器、单向移位寄存器Q0 Q1 Q2 Q3Di D0 D1 D2 D31D C11D C11D C11D C1Q0 Q1 Q2 Q3FF0 FF1 FF2 FF3CP移位时钟脉冲右移输出右移输入Q0 Q1 Q2 Q3并行输出4位右移移位寄存器CPCPCPCPCP3210nnniQDQDQDDD2312010、nnnnnninQQQQQQDQ21311201110、时钟方程：驱动方程：状态方程：Q0 Q1 Q2 Q3Di D0 D1 D2 D31D C11D C11D C11D C1Q0 Q1 Q2 Q3FF0 FF1 FF2 FF3CP移位时钟脉冲右移输

7、出右移输入Q0 Q1 Q2 Q3输入现态次态Di CPnnnnQQQQ3210 13121110 nnnnQQQQ说明1 1110 0 0 01 0 0 01 1 0 01 1 1 01 0 0 01 1 0 01 1 1 01 1 1 1连续输入4 个 1Q0 Q1 Q2 Q3FF0 FF1 FF2 FF3 D0 D1 D2 D31D C11D C11D C11D C1Q0 Q1 Q2 Q3CP移位时钟脉冲左移输出左移输入DiQ0 Q1 Q2 Q3并行输出4位左移移位寄存器CPCPCPCPCP3210innnDDQDQDQD3322110、innnnnnnDQQQQQQQ1331221111

8、0、时钟方程：驱动方程：状态方程：Q0 Q1 Q2 Q3FF0 FF1 FF2 FF3 D0 D1 D2 D31D C11D C11D C11D C1Q0 Q1 Q2 Q3CP移位时钟脉冲左移输出左移输入DiQ0 Q1 Q2 Q3单向移位寄存器具有以下主要特点：单向移位寄存器具有以下主要特点：（1）单向移位寄存器中的数码，在CP脉冲操作下，可以依次右移或左移。（2）可实现串并行转换。5.2.25.2.2、双向移位寄存器、双向移位寄存器 D0 D1 D2 D3FF0 FF1 FF2 FF3Q0 Q1 Q2 Q31D C11D C11D C11D C1Q0 Q1 Q2 Q3CPDSL&1&1&1&

9、11DSRMQ0 Q1 Q2 Q3SLnnnnnnnnnSRnMDQMQMQQMQMQQMQMQDMQ21331122011110nnnnnnSRnQQQQQQDQ21311201110SLnnnnnnnDQQQQQQ=0时右移M=1时左移 (a) 引脚排列图 16 15 14 13 12 11 10 9 74LS194 1 2 3 4 5 6 7 8 VCC Q0 Q1 Q2 Q3 CP S1 S0 CR DIR D0 D1 D2 D3 DIL GND S1 S0 DIL 74LS194 Q0 Q1 Q2 Q3 (b) 逻辑功能示意图 D0 D1 D2 D3 CR

10、CP DIR 集成双集成双向移位向移位寄存器寄存器74LS19474LS1945.2.3 移位寄存器的应用移位寄存器的应用1. 移位寄存器的功能扩展移位寄存器的功能扩展例例1 8位双向移位寄存器位双向移位寄存器用两片用两片74LS194接成接成8位双向移位寄存器位双向移位寄存器:DIRD0D1D2D3DIL74LS194Q0Q1Q2Q3S1S0CPRDDIRD0D1D2D3DIL74LS194Q0Q1Q2Q3S1S0CPRDS1S0 右右移移串串行行输输入入 左左移移串串行行输输入入CPRD例例2 7位串行位串行并行转换（图并行转换（图5-4, P116)5.2.3 移位寄存器的应用移位寄存器

11、的应用(续）续）二、环形计数器二、环形计数器Q0 Q1 Q2 Q3FF0 FF1 FF2 FF3Q0 Q1 Q2 Q3 D0 D1 D2 D31D C11D C11D C11D C1CPQ0 Q1 Q2 Q3nnQD10即将FFn-1的输出Qn-1接到FF0的输入端D0。根据起始状态设置的不同，在输入计数脉冲CP的作用下，环形计数器的有效状态可以循环移位一个1，也可以循环移位一个0。即当连续输入CP脉冲时，环形计数器中各个触发器的Q端，将轮流地出现矩形脉冲。但是基本环形计数器不能自启动。基本环形计数器的状态图基本环形计数器的状态图0Q31000Q0100Q2Q00101000111000110

12、0011100111100111101111011010000011110101FF0 FF1 FF2 FF3Q0 Q1 Q2 Q3 D0 D1 D2 D31D C11D C11D C11D C1CPQ0 Q1 Q2 Q3& 1111 0000100001001001 1110011100110001001001011011 110001101101排列顺序： nnnnQQQQ3210能自启动的能自启动的4位环形计数器位环形计数器由由74LS19474LS194构成的能自构成的能自启动的启动的4位位环形计数器环形计数器启动信号 CR DSR M1 M0 DSL 74LS194Q0 Q1 Q2

13、Q3D0 D1 D2 D3 0 1 1 1&11CPG2G1(a) 逻辑电路图(b) 时序图CPQ0Q1Q2Q3三、扭环形计数器三、扭环形计数器Q0 Q1 Q2 Q3FF0 FF1 FF2 FF3Q0 Q1 Q2 Q3 D0 D1 D2 D31D C11D C11D C11D C1CPQ0 Q1 Q2 Q3nnQD10即将FFn-1的输出Qn-1接到FF0的输入端D0。0100101011010110 无效循环 10010010010110110000100011001110 有效循环 0001001101111111排列顺序： nnnnQQQQ3210能自启动的能自启动的4位扭环形计数器位扭

14、环形计数器FF0 FF1 FF2 FF3Q0 Q1 Q2 Q3 D0 D1 D2 D31D C11D C11D C11D C1CPQ0 Q1 Q2 Q3000010001100111011011010010010010010 有效循环 0001001101111111 010110110110(a) 逻辑图(b) 状态图&排列顺序： nnnnQQQQ3210寄存器小结：寄存器是用来存放二进制数据或代码的电路，寄存器是用来存放二进制数据或代码的电路，是一种基本时序电路。任何现代数字系统都必须把是一种基本时序电路。任何现代数字系统都必须把需要处理的数据和代码先寄存起来，以便随时取用。需要处理的数据

15、和代码先寄存起来，以便随时取用。寄存器分为基本寄存器和移位寄存器两大类。寄存器分为基本寄存器和移位寄存器两大类。基本寄存器的数据只能并行输入、并行输出。移位基本寄存器的数据只能并行输入、并行输出。移位寄存器中的数据可以在移位脉冲作用下依次逐位右寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据可以并行输入、并行输出，串行输移或左移，数据可以并行输入、并行输出，串行输入、串行输出，并行输入、串行输出，串行输入、入、串行输出，并行输入、串行输出，串行输入、并行输出。并行输出。寄存器的应用很广，特别是移位寄存器，不仅寄存器的应用很广，特别是移位寄存器，不仅可将串行数码转换成并行数码，或将并行

16、数码转换可将串行数码转换成并行数码，或将并行数码转换成串行数码，还可以很方便地构成移位寄存器型计成串行数码，还可以很方便地构成移位寄存器型计数器和顺序脉冲发生器等电路。数器和顺序脉冲发生器等电路。定义：能够记忆输入脉冲个数的电路称为计数器。计数器二进制计数器十进制计数器N进制计数器加法计数器同步计数器异步计数器减法计数器可逆计数器加法计数器减法计数器可逆计数器二进制计数器十进制计数器N进制计数器5.3 计数器计数器用途：计数、定时、分频。计数器分类：5.3.1 异步计数器异步计数器分析设计方法：分析设计方法：(1)(1)分析计数状态表，找各触发器状态翻转的规律分析计数状态表，找各触发器状态翻转

17、的规律; ;(2)(2)根据所用触发器确定电路连线。根据所用触发器确定电路连线。二进制计数器构成简单，规律二进制计数器构成简单，规律性强，用观察法。性强，用观察法。一、异步二进制计数器：一、异步二进制计数器：主主要用于分频、定时，低速计数等。要用于分频、定时，低速计数等。无统一无统一CPCP，输入时钟信号只作用于最低位触发器。，输入时钟信号只作用于最低位触发器。各触发器间串行连接，即状态更新逐级进行。速度各触发器间串行连接，即状态更新逐级进行。速度 慢，可能会出现毛刺。慢，可能会出现毛刺。特特 点：点： （1）列计数状态表：）列计数状态表：1. 加法计数器的设计加法计数器的设计分析：分析： F

18、 F2 2 计数翻转，计数翻转， CPCP2 2 QQ1 1(10)(10)， 用用T T触发器触发器清零清零 F F0 0 计数翻转，计数翻转， CPCP0 0计数输入计数输入cpcp， 用用T T触发器。触发器。 F F1 1 计数翻转，计数翻转， CPCP1 1 QQ0 0(10)(10)， 用用T T触发器。触发器。0 00 00 0（2）规律：）规律：D D触发器：触发器：CP CP 有效，有效，CPCPi i= = Q Qi-1i-1JKJK触发器：触发器：CP CP 有效，有效，CPCPi i = = Q Qi-1i-1低位触发器低位触发器: CP: CP入入CPCP0 0，计翻

19、；，计翻；其余触发器：只在相邻低位其余触发器：只在相邻低位Q Q ( (由由10)10)，有，有CP,CP,计翻。计翻。由由JKJK触发器构触发器构成成T T触发器。触发器。由由D D触发器构触发器构成成T T触发器。触发器。（3）电路）电路D D触发器：触发器：CP CP 有效，有效，CPCPi i= = Q Qi-1i-1JKJK触发器：触发器：CP CP 有效，有效，CPCPi i = = Q Qi-1i-1低位触发器低位触发器: CP: CP入入CPCP0 0，计翻；，计翻；其余触发器：只在相邻低位其余触发器：只在相邻低位Q Q ( (由由10)10)，有，有CP,CP,计翻。计翻。C

20、PQ0Q1Q2Q3 从时序图可以看出，若计数输入脉冲频率为从时序图可以看出，若计数输入脉冲频率为 f f0 0，则则Q Q0 0 、 Q Q 1 1 、 Q Q2 2 、 Q Q3 3端输出脉冲的频率依次为端输出脉冲的频率依次为f f0 0 /2 /2、 f f0 0 /4 /4、 f f0 0 /8 /8、 f f0 0 /16 /16，即为计数器的分频功能。，即为计数器的分频功能。10000100110000101010011011100001100111110000（4）时序图）时序图1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 160 0（1）列计数状态表：）

21、列计数状态表：2. 减法计数器的设计减法计数器的设计分析：分析： F F2 2 计数翻转，计数翻转， CPCP2 2 QQ1 1(01)(01)， 用用T T触发器触发器清零清零 F F0 0 计数翻转，计数翻转， CPCP0 0计数输入计数输入cpcp， 用用T T触发器。触发器。 F F1 1 计数翻转，计数翻转， CPCP1 1 QQ0 0(01)(01)， 用用T T触发器。触发器。 0 0 0 0 0 0（2）规律：）规律：D D触发器：触发器：CP CP 有效，有效，CPCPi i= = Q Qi-1i-1JKJK触发器：触发器：CP CP 有效，有效，CPCPi i = = Q

22、Qi-1i-1低位触发器低位触发器: CP: CP入入CPCP0 0，计翻；，计翻；其余触发器：只在相邻低位其余触发器：只在相邻低位Q Q ( (由由01)01)，有，有CP,CP,计翻。计翻。（3）电路：）电路：（4）时序图（略）时序图（略）异步二进制计数器的构造方法异步二进制计数器的构造方法二进制的位数与触发器的个数相同二进制的位数与触发器的个数相同触发器均接成触发器均接成TFTFCP0=CPCP0=CPCPi加法加法减法减法上升沿上升沿下降沿下降沿1iQQi-11iQQi-13. 可逆计数器可逆计数器设置控制端设置控制端C C，如设，如设C C1 1时：加计数；时：加计数；(D:(D:C

23、PCPi i= = Q Qi-1 i-1 ) ) C C0 0时：减计数。时：减计数。(D:(D:CPCPi i= = Q Qi-1 i-1 ) )加选通门即可实现。加选通门即可实现。电路：电路：11iiiQCQCCP 74LS290为异步二五十进制加法计数器。其标准逻辑符号及内部逻辑图分别如下图所示。它由四个下降沿触发的JK触发器和两个与非门组成。由图可见，它是两个独立的计数器。1.1.电路结构电路结构二、集成异步计数器二、集成异步计数器74LS290中规模集成异步二中规模集成异步二-五五-十进制计数器十进制计数器（74LS290）CP0Q0J KQQQ1Q2Q2CP1&R01R02 &S9

24、1S92*逻辑框图与管脚逻辑框图与管脚计数脉冲输入端计数脉冲输入端下降沿触发下降沿触发异步清零端异步清零端异步置异步置9端端 Q0 Q1 Q2 Q3CP1 74LS290 CP0 R01 R02 S91 S921)R01=R02=1时，异步清零（时，异步清零（Q3Q2Q1Q0=0000）2）S91=S92=1时，异步置时，异步置9（Q3Q2Q1Q0=1001）3）CP0=CP，CP1悬空，悬空，Q0是一位二进制计数器是一位二进制计数器（Q3Q2Q1保持不变）保持不变）4）CP1=CP，CP0悬空，悬空， Q3Q2Q1 是五进制计数是五进制计数器（器（ Q0保持不变）保持不变） Q0 Q1 Q2

25、 Q3CP1 74LS290 CP0 R01 R02 S91 S92Q3Q2Q1000001010011100*功能说明：功能说明：4）CP0=CP，CP1=Q0， Q3Q2Q1 Q0是是一位十进制加法计数器一位十进制加法计数器0110000000010010001101000101100001111001 Q0 Q1 Q2 Q3CP1 74LS290 CP0 R01 R02 S91 S92CP1. 加法计数器加法计数器（1）计数状态表）计数状态表一、同步二进制计数器：一、同步二进制计数器：有统一的有统一的CPCP，状态更新与，状态更新与CPCP同步。共用信号源，同步。共用信号源， CPCP负

26、载较重。负载较重。速度快，主要用于构成任意进制计数器、地址速度快，主要用于构成任意进制计数器、地址 计数器、脉冲发生器等。计数器、脉冲发生器等。5.3.2 同步计数器同步计数器（2）分析：）分析：清零清零同步计数器同步计数器CPCP0 0 = CP = CP1 1 = CP= CP2 2 = = CPCP入入 F F0 0 计翻计翻, T, T触发器触发器,T,T0 0=1=1 F F1 1 计翻计翻, T, T触发器触发器,T,T1 1=Q=Q0 0 F F2 2 计翻计翻, T, T触发器触发器,T,T2 2=Q=Q1 1Q Q0 0T触发器触发器,T=0：保持；：保持；T=1：翻转：翻转

27、0 0 0 0 0 0TKJQTDn:实实现现用用实实现现用用JKD多用多用JK JK 触发器。触发器。（3）逻辑图：）逻辑图：T T1 1=1=1，T T2 2=Q=Q0 0， T T3 3=Q=Q1 1Q Q0 0 ，用，用JKJK实现：实现：J JK KT T逻辑图逻辑图4 4位二进制加计数器位二进制加计数器C C11111111，进位输出。，进位输出。2. 减法计数器减法计数器1001012TQTQQT同理可得：同理可得：0 0逻辑图逻辑图（1）单时钟）单时钟U/DCP减法加法, 1/, 0/DUDUiiQDUQDUTi/3. 可逆计数器可逆计数器加控制端和选通门进行选择。加控制端和选

28、通门进行选择。触发器接成触发器接成TF：减法加法,DUCPCPiUiDQCPQCPCP触发器接成触发器接成TF：（2）双时钟）双时钟CPDCPU二进制同步计数器的特点二进制同步计数器的特点un位二进制同步计数器由位二进制同步计数器由n个处于可控计数工作状态的触个处于可控计数工作状态的触发器（即发器（即T T或或T T触发器）组成触发器）组成u计数器的设计原则是对控制计数端计数器的设计原则是对控制计数端T T或时钟端或时钟端CPCP进行逻辑进行逻辑控制控制u触发器之间的连接方式由加、减计数方式及触发器的功触发器之间的连接方式由加、减计数方式及触发器的功能决定能决定u 同步计数器电路的同步计数器电

29、路的计数脉冲同时接于各位触发器的计数脉冲同时接于各位触发器的CP输入端，在计数脉冲作用下，各触发器是同时翻转的，输入端，在计数脉冲作用下，各触发器是同时翻转的，每个触发器状态的改变仅比每个触发器状态的改变仅比CPCP滞后一个滞后一个t tpdpd时间。时间。1、十进制计数器的分析方法、十进制计数器的分析方法方法：方法：由逻辑图写输出方程、触发器的驱动方程由逻辑图写输出方程、触发器的驱动方程 ( (即即J,K; D; R,SJ,K; D; R,S的表达式的表达式) ) 将驱动方程代入特征方程，得计数器的状态方程将驱动方程代入特征方程，得计数器的状态方程 ( (即即Q Qn+1n+1的方程的方程)

30、 ) 列计数状态表，画状态图、时序图列计数状态表，画状态图、时序图 检查自启动检查自启动 确定逻辑功能确定逻辑功能二、同步十进制计数器二、同步十进制计数器十进制计数：常用，便于显示。十进制计数：常用，便于显示。分析设计时直接观察有困难，有一套分析设计方法。分析设计时直接观察有困难，有一套分析设计方法。已知逻辑图已知逻辑图2 . 同步十进制加法计数器的分析同步十进制加法计数器的分析说明说明:同步计数同步计数,CPCP1 1= CP= CP2 2= CP= CP3 3= CP= CP4 4= CP= CP入入 由由JK触发器构成。触发器构成。 异步清异步清0端端RDRD。输出方程输出方程驱动方程驱

31、动方程100 KJ30QQC 0122QQKJ01301QKQQJ030123QKQQQJ计数器状态方程计数器状态方程010QQn1010311QQQQQQn21020112QQQQQQQn30301213QQQQQQQnnnnQKQJQ1依次设初态求次态及输出，得状态表、依次设初态求次态及输出，得状态表、 状态图、时序图。状态图、时序图。状态表状态表如：原态如：原态01000123QQQQ可求得可求得次态为：次态为：0101如：原态如：原态10010123QQQQ可求得可求得次态为：次态为：0000输出输出为：为：C0输出输出为为: C1010QQn1010311QQQQQQn2102011

32、2QQQQQQQn30301213QQQQQQQn30QQC 态序态序 状态状态 输出输出 N Q3 Q2 Q1 Q0 C 0 0 0 0 0 0 1 0 0 0 1 0 2 0 0 1 0 0 3 0 0 1 1 0 4 0 1 0 0 0 5 0 1 0 1 0 6 0 1 1 0 0 7 0 1 1 1 0 8 1 0 0 0 0 9 1 0 0 1 1 0 0 0 0 0 0状态图状态图时序图时序图(暂略暂略)0000000100100011010001010110011110001001/0/0/0/0/0/0/0/0/0/1状态状态输出输出自启动能力自启动能力 4 4个触发器共个触

33、发器共1616种状态，只用种状态，只用1010种（有效状态）种（有效状态）构构成有效循环，尚余成有效循环，尚余6 6种状态（无效状态）未用。若由于某种状态（无效状态）未用。若由于某种原因电路进入无效状态，在种原因电路进入无效状态，在CPCP作用下能进入有效状态称作用下能进入有效状态称具有具有自启动能力自启动能力。 将无效状态作初态求次态及输出，可以判断自启动将无效状态作初态求次态及输出，可以判断自启动能力。能力。功能：功能：JKJK触发器构成的，具有自启动能力的同步触发器构成的，具有自启动能力的同步 8421BCD8421BCD十进制加计数器。十进制加计数器。10101011010011001

34、1010100111011110000010QQn1010311QQQQQQn21020112QQQQQQQn30301213QQQQQQQn30QQC 三、集成同步计数器三、集成同步计数器CP引入方式引入方式型号型号计数模式计数模式清零方式清零方式预置数方式预置数方式同步同步74xx1614位二进制加法位二进制加法异步异步 (L)同步同步(L)74xx1634位二进制加法位二进制加法同步同步 (L)同步同步(L)74xx160十进制加法十进制加法异步异步 (L)同步同步(L)74xx162十进制加法十进制加法同步同步 (L)同步同步(L)74xx191单时钟单时钟4位二进制可逆位二进制可逆无

35、无异步异步(H)74xx193双时钟双时钟4位二进制可逆位二进制可逆异步异步 (H)异步异步(L)74xx190单时钟十进制可逆单时钟十进制可逆无无异步异步(H)74xx192双时钟十进制可逆双时钟十进制可逆异步异步 (H)异步异步(L)异步异步74xx2932-8-16进制加法进制加法异步异步无无74xx2902-5-10进制加法进制加法异步异步异步置异步置9几种常用的集成电路计数器集成计数器集成计数器74161 & QA IJA R IKA & 1 & & 1 & QA & QB IJB R IKB & 1 & & QB & 1 & QC IJC R IKC & 1 & & QC & &

36、QD IJD R IKD & 1 & & QD & & OC 1 CP Cr LD B A C D EP ET （1）74161逻辑功能描述逻辑功能描述 CP A B C D EP ET QA QB QC QD OC 74LS161 LD Cr OC=ETQAQBQCQD74161逻辑功能表逻辑功能表保保 持持A B C DDCBA010QA QBQCQDDCBACPETEPLDCr输输 出出预置数据预置数据输入输入时钟时钟使能使能预置预置0 0 0 0X X X X011保保 持持X X X X0X11计计 数数X X X X1111清零清零 CR异步异步清零清零 LD同步同步并行置数并行置

37、数 EPET=0保持状态不变保持状态不变 EPET=1计数计数QDQCQBQA0000QDQCQBQADCBAQDQCQBQA QDQCQBQAQDQCQBQA(CP) QDQCQBQA 1集成计数器集成计数器74161 Cr LD A B C D CP EP ET QA QB QC QD OC 计计数数 保保持持 异异步步清清零零 同同步步预预置置 (2)时序图时序图01111Cr清零清零0111LD预置预置 0 01 1EP ET使能使能CP时钟时钟 d3 d2 d1 d0 D3 D2 D1 D0预置数据输入预置数据输入0 0 0 0d3 d2 d1 d0保保 持持保保 持持十进制计十进制

38、计 数数Q3 Q2 Q1 Q0输出输出工作模式工作模式异步清零异步清零同步置数同步置数数据保持数据保持数据保持数据保持加法计数加法计数7416074160的功能表的功能表（3 3）84218421BCD码同步加法计数器码同步加法计数器74160741603Q2QETCP0D1D2D3DOC1Q0Q74160EPCRDL41235671516CPD0D1D2GNDQ3Q2Q1Vcc74160891011121413Cr3DDLEPETQ0OC双时钟双时钟4位二进制同步可逆计数器位二进制同步可逆计数器 74LS193 QA LD C D (A) Q IJ IK Q & 1 1 1 RD1 RD2

39、QB (B) Q IJ IK Q & & 1 & QC & & (C) Q IJ IK Q 1 & QD & & (D) Q IJ IK Q 1 1 & & 1 & Cr B A & SD OC OB CP+ CP A QA QB QC QD 74xx193 CP- B C D LD CR CP+ OC OB 减计数减计数110加计数加计数110DCBADCBA0000001QDQCQBQADCBA ACP-CP+LDCR输输 出出预置数据输入预置数据输入时钟时钟预置预置清零清零异步清零：异步清零： 异步预置数：异步预置数： 双时钟双时钟4位二进制同步可逆计数器位二进制同步可逆计数器 74LS

40、193 同步加计数：同步加计数： 同步减计数：同步减计数： CR =1 CR =0, LD=0 CR =0, LD=1,CP+=1 CR =0, LD=1,CP-=1 CP A QA QB QC QD Cr LD C B D 13 清除 加法计数 减法计数 预置 0 14 15 0 1 2 1 0 15 14 CP+ OB OC (2) 74LS193时序图时序图（3） 单时钟单时钟4位二进位二进制同步可逆计制同步可逆计数器数器 74LS191 A QA QB QC QD LD C B D 13 加 法 计 数 置数 保 持 减 法 计 数 14 15 0 1 2 2 2 1 0 15 14

41、13 C P M S OC/OB OC R (0 或 1) C P 74LS191 A B C D QA QB QC QD S OC/OB LD M OC R 背景：背景： 常见的集成计数器芯片主要有十进制、二进制等。常见的集成计数器芯片主要有十进制、二进制等。任意进制计数器任意进制计数器只能用已有的计数器芯片只能用已有的计数器芯片通过外电路的不通过外电路的不同连接方式实现同连接方式实现，即用组合电路产生复位、置位信号得到，即用组合电路产生复位、置位信号得到任意进制计数器任意进制计数器。 基本思想：基本思想：N N进制进制 M M进制进制5.3.3 任意进制计数器任意进制计数器1当当MN时，采

42、用多片级联组合的方法实现任意进制计数。时，采用多片级联组合的方法实现任意进制计数。整体清整体清0 0方式方式整体置数方式整体置数方式串串行行CPCP方式方式并行并行CPCP方式方式计数器容量的扩展计数器容量的扩展串行进位方式串行进位方式 CP1 Q0 Q1 Q2 Q3 S9A S9B R0A R0B CP1 CPCP0 74LS90(个位)N1=10 Q0 Q1 Q2 Q3 S9A S9B R0A R0BCP0 74LS90(十位)N2=10 D4 D5 D6 D7 CTT CTP CP CTT CTP CP CO LD CR 74LS161(0)Q0 Q1 Q2 Q3 D0 D1 D2 D3

43、 CTT CTP CP111 CO LD CR Q4 Q5 Q6 Q711 CO LD CR Q8 Q9 Q10 Q11 D8 D9 D10 D1111 74LS161(1) 74LS161(2)计数器容量的扩展计数器容量的扩展并行进位方式并行进位方式例例1：试用两片同步十进制计数器接成百进制计数器。：试用两片同步十进制计数器接成百进制计数器。进进位位输输出出D0D1D2D3CLDRDQ0Q1Q2Q3EPETCP1D0D1D2D3CLDRDQ0Q1Q2Q3EPETCPCP11并行进位的连接方式并行进位的连接方式D0D1D2D3CLDRDQ0Q1Q2Q3EPETCPCP11进进位位输输出出D0D

44、1D2D3CLDRDQ0Q1Q2Q3EPETCP111串行进位的连接方式串行进位的连接方式整体清整体清0方式方式: 将将2 2片计数器连接成大于片计数器连接成大于M M的计数器，的计数器， 然后在计到然后在计到M M时译出清时译出清0 0信号信号Cr=0Cr=0， 将两个计数器同时清将两个计数器同时清0 0。整体置数整体置数方式方式:将将2 2片计数器接成大于片计数器接成大于M M的计数器，的计数器， 然后选定某一状态译出置数信号然后选定某一状态译出置数信号 LD=0LD=0，将，将两个计数器同时置入适当两个计数器同时置入适当 的状态的状态，跳过多余状态。，跳过多余状态。注：注： 异步清异步清

45、0 0法，可靠性差法，可靠性差; ; 进位输出需另加译码电路。进位输出需另加译码电路。例：整体清例：整体清0方式方式用用2片片160实现实现M=29（异步清（异步清0）异步清异步清0：(M)20010 1001整体清零法整体清零法同步置数同步置数：(M1)20010 1000例：整体置数方式例：整体置数方式用用2片片160实现实现M=29（同步置数）（同步置数）整体置数法整体置数法本节小结：计数器是一种应用十分广泛的时序电路，除计数器是一种应用十分广泛的时序电路，除用于计数、分频外，还广泛用于数字测量、运算用于计数、分频外，还广泛用于数字测量、运算和控制，从小型数字仪表，到大型数字电子计算和控制，从小型数字仪表，到大型数字电子计算机，几乎无所不在，是任何现代数字系统中不可机，几乎无所不在，是任何现代数字系统中不可缺少的组成部分。缺少的组成部分。计数器计数器可利用触发器和门电路构成。但在实可利用触发器和门电路构成。但在实际工作中，主要是利用集成计数器来构成。在用际工作中，主要是利用集成计数器来构成。在用集成计数器构成集成计数器构成N进制计数器时，需要利用清零进制计数器时，需要利用清