数字逻辑专题-同步时序逻辑电路

1、同步时序逻辑电路的设计同步时序逻辑电路的设计 同步时序逻辑电路设计设计设计要求要求原始状原始状态图态图最简状最简状态图态图画电画电路图路图检查电检查电路能否路能否自启动自启动1246选触发器，求时选触发器，求时钟、输出、状态、钟、输出、状态、驱动方程驱动方程5状态状态分配分配3化简1建立原始建立原始状态图状态图设计一个按自然态序变化的7进制同步加法计数器，计数规则为逢七进益，产生一个进位输出。 000001010011 /0 110101100 /0 /0 /0 /0 /0排列顺序： /Y nnnQQQ012/1状态化简状态化简2状态分配状态分配3已经最简。已是二进制状态。4选触发器，求时钟、

2、输出、状态、驱动方程选触发器，求时钟、输出、状态、驱动方程因需用3位二进制代码，选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。由于要求采用同步方案，故时钟方程为：CPCPCPCP210输出方程：nnQQY21Y的卡诺图00011110000101000nnQQ12nQ0(a) 10nQ的卡诺图00011110011011000nnQQ12nQ0(b) 11nQ的卡诺图00011110001001101nnQQ12nQ0(c) 12nQ的卡诺图00011110000011011nnQQ12nQ0nnnnnnnnnnnnnnnnnnnnnQQQQQQQQQQQQQQQQQQ

3、QQQ2120112102101100120102101不化简，以便使之与JK触发器的特性方程的形式一致。 nnQQJ120、10K nQJ01、nnQQK021 nnQQJ012、nQK12 YFF0 FF1 FF2CPQ1Q1Q2Q21J C11K 1J C1 1K 1J C11K&Q0Q0&1&比较，得驱动方程：nnnnnnnnnnnnnnnnnQQQQQQQQQQQQQQQQQ212011210210110012101电电路路图图5nnnQKQJQ1检查电路能否自启动检查电路能否自启动6000121201121021011001210nnnnnnnnnnnnnnnnnQQQQQQQQQ

4、QQQQQQQQ将无效状态111代入状态方程计算：可见111的次态为有效状态000，电路能够自启动。 设计一个串行数据检测电路，当连续输入3个或3个以上1时，电路的输出为1，其它情况下输出为0。例如：输入X 101100111011110输入Y 0000000010001101建立原始状态图建立原始状态图S0S1S2S3设电路开始处于初始状态为S0。第一次输入1时，由状态S0转入状态S1，并输出0；1/0X/Y若继续输入1，由状态S1转入状态S2，并输出0；1/0如果仍接着输入1，由状态S2转入状态S3，并输出1；1/1此后若继续输入1，电路仍停留在状态S3，并输出1。1/1电路无论处在什么状

5、态，只要输入0，都应回到初始状态，并输出0，以便重新计数。0/00/00/00/0 0/01/0 1/01/01/0 0/0(c) 二进制状态图 10 0/0 1/1 00 01 0/01/0 1/01/01/0 0/0(b) 简化状态图 S2 0/0 1/1 S0 S1原始状态图中，凡是在输入相同时，输出相同、要转换到的次态也相同的状态，称为等价状态。状态化简就是将多个等价状态合并成一个状态，把多余的状态都去掉，从而得到最简的状态图。状态化简状态化简2状态分配状态分配31/0 0/0 1/1 0/0 0/0 1/0 1/1(a) 原始状态图 S3 S2 0/0 S0 S1所得原始状态图中，状

6、态S2和S3等价。因为它们在输入为1时输出都为1，且都转换到次态S3；在输入为0时输出都为0，且都转换到次态S0。所以它们可以合并为一个状态，合并后的状态用S2表示。S0=00S1=01S2=104选触发器，求时钟、输出、状态、驱动方程选触发器，求时钟、输出、状态、驱动方程选用2个CP下降沿触发的JK触发器，分别用FF0、FF1表示。采用同步方案，即取：输出方程nXQY1状态方程(a) 10nQ的卡诺图X0001111000001100nnQQ01nnnQQXQ0110nnnnXQQXQQ11011(b) 11nQ的卡诺图X0001111000001011nnQQ01Y的卡诺图X0001111

7、000001001nnQQ01nnnnnnnnXQQXQQQQQXQ11011001100nnnQKQJQ1比较，得驱动方程：电电路路图图5XKXQJKQXJnn101010 1 YFF0 FF11XQ1Q1 1J C11K 1J C11K&Q0Q0CP&1&检查电路能否自启动检查电路能否自启动6 001101 0/0 1/1将无效状态11代入输出方程和状态方程计算：电路能够自启动。同步时序逻辑电路设计举例 例514 用T触发器作为存储元件，设计一个2位二进制减1计数器。电路工作状态受输入信号x的控制。当x=0时，电路状态不变；当x=1时，在时钟脉冲作用下进行减1计数。计数器有一个输出Z，当产

8、生借位时Z为1，其他情况下Z为0。 解 题中对电路的状态数目及状态转换关系均十分清楚，设计过程如下： 作出状态图和状态表。根据问题要求，设状态变量用y2、y1表示，可直接作出计数器的二进制状态图如右图所示，二进制状态表如右表所示。 输入状态y2y1X=0X=1Y2Y1/ZY2Y1/Z0 0 0 0 0 0 1 00 1 0 1 0 1 0 01 1 1 1 0 0 0 11 0 1 0 0 1 1 0l画出逻辑电路图。根据激励函数和输出函数表达式，可画出逻辑电路图如下图。例4.13用D触发器设计一个3位数据移位的器件，数据从输入端X输入，第1个触发器接收，即：XQ0；能后由第1个触发器把数据传递给第2个触发器，即：Q0Q1；由第2个触发器传递给第3个触发器，即：Q1Q2；画出逻辑电路图。 解 根据题意可知该电路的状态数目及状态的转换变化，状态的转换图省略，可直接作状态表如表4.33所示。 表4.33 状态表 根据状态表可作次态卡诺图（次态卡诺图省略，自行练习），再依据D触发器的激励函数Qn+1= D可确定次态方程、激励函数输出函数表达式：Q0n+1=