第6章QuartusII应用深入

1、第第6章章 Quartus II应用深入应用深入实验四实验四使用使用SignalTap II进行实时测试及实现掉电保护进行实时测试及实现掉电保护 6.1 时序电路硬件设计与仿真示例时序电路硬件设计与仿真示例 6.1.1 创建工程、编写创建工程、编写VHDL程序和仿真测试程序和仿真测试 26.1 时序电路硬件设计与仿真示例时序电路硬件设计与仿真示例 6.1.1 创建工程、编写创建工程、编写VHDL程序和仿真测试程序和仿真测试 36.1 时序电路硬件设计与仿真示例时序电路硬件设计与仿真示例 6.1.2 FPGA硬件测试硬件测试 基于EP1C3T144C8N的引脚锁定表46.2 SignalTap

2、II的使用方法的使用方法 1打开打开SignalTap II编辑窗口编辑窗口 2调入待测信号（调入待测信号（cout、cq、cqi） 1)重命名测试信号 2)调入待测信号 56.2 SignalTap II的使用方法的使用方法 3SignalTap II参数设置参数设置 66.2 SignalTap II的使用方法的使用方法 4文件存盘文件存盘 相当于打钩（在做掉电保护时要去掉此勾后重新编译）：76.2 SignalTap II的使用方法的使用方法 5编译下载编译下载 1）重新编译（嵌入）重新编译（嵌入SignalTab II逻辑分析文件）逻辑分析文件） 2）下载）下载 （cnt10.sof）

3、86.2 SignalTap II的使用方法的使用方法 6启动启动SignalTap II进行采样与分析进行采样与分析 96.2 SignalTap II的使用方法的使用方法 6启动启动SignalTap II进行采样与分析进行采样与分析 选中信号右键形成类似模拟波形的数字信号波形：106.2 SignalTap II的使用方法的使用方法 7SignalTap II的其他设置和控制方法的其他设置和控制方法（了解）（了解） 以上示例仅设置了单一嵌入式测试模块，其采样时钟是CLK。事实上可以设置多个嵌入式测试模块 （instance）。可以使用此功能为器件中的每个时钟域建立单独且唯一的逻辑分析仪测

4、试模块，并在多个测试模块中应用不同的时钟和不同的设置。6.3 编辑编辑signalTap II 的触发信号（了解）的触发信号（了解） signalTap II的触发信号也可单独设置或编辑，其触发控制逻辑也可根据实际需要由用户自行编辑。 6.4 Fitter Setting 项设置（了解）项设置（了解） Fitter设置主要用于控制布局布线。6.5 功能块功能块Chip Planner应用（大型系统设计，不讨论）应用（大型系统设计，不讨论）6.6 Synplify的应用及接口方法（第三方软件，不讨论）的应用及接口方法（第三方软件，不讨论） 116.3 实现掉电保护实现掉电保护（P106 4.2.

5、3 JTAG间接编程模式）间接编程模式） 为了使FPGA在上电启动后依然保持原有配置文件，并能正常工作，必须将配置文件烧写进专用的Flash配置芯片EPCSx中。 EPCSx是Cyclone I/II/III等系列器件的专用配置器件，Flash存储结构，编程周期一般10万次。126.3 实现掉电保护实现掉电保护（P106 4.2.3 JTAG间接编程模式）间接编程模式）1.将sof文件转化为JTAG间接配置文件（*.jic）136.3 实现掉电保护实现掉电保护（P106 4.2.3 JTAG间接编程模式）间接编程模式）2.下载JTAG间接配置文件 注意：下载前应先去掉SignalTap II 测试信号部件（PPT7）146.3 实现掉电保护实现掉电保护（P106 4.2.3 JTAG间接编程模式）间接编程模式）3.验证 在下载完成后，必须先关闭系统电源，然后再打开电源，以便启动