CPLD与FPGA工作原理简介ppt课件

1、PLD： Programmable Logic Device可编程逻辑器件 是一种数字集成电路的半废品，在其芯片上按一定陈列方式集成了大量的门和触发器等根本逻辑元件，运用者可利用某种开发工具对其进展加工，即按设计要求将片内元件衔接起来编程PLD的思想来自PROM首先我们对数字电路进展分析 1、数字电路分类 组合电路：与时间无关，输出是输入的函数 时序电路：与时间有关，输出与输入、输出的前一形状有关。 3、时序电路分析2、组合电路分析： 由根本门构成: 与、或、非、异或门等 可由单一根本门构成 可化为“与-或表达式由组合电路和触发器构成=可编程电路构造一、电路符号 :原理图输入用常用符号描画 P

2、LD互补输入互补等效PLD四输入与门四输入与门PLD四输入或门四输入或门不衔接 固定衔接 编程衔接Programmable ROM 可编程只读存储器1、地址译码器： 完成PROM存储阵列的行的选择，由与门组成。 其字线的逻辑函数是： Wo=An-1Ai Ao W1=An-1Ai Ao Wn=An-1Ai Ao 2、存储矩阵 逻辑函数表示： Fo=Mp-1,oWp-1+Ml,oW1+MooWo F1=Mp-1,1Wp-1+M1,1W1+Mo,1Wo Fm-1=Mp-1,m-1Wp-1+M1,m-1W1+Mo,m-1Wo其中:对熔丝工艺，熔丝断相当于Mp-1,m-1=0；熔丝通相当于Mp-1,m-

3、1=1是一个可编程或阵列 P=2nMp-1,m-1是存储单元阵列第m-1列p-1行单元的值。3、PROM的PLD框图4、 PROM的阵列图早期有人用ROM做数字电路。以4x2PROM为例，阐明可将PROM当PLD运用。例2-1：构造半加器： 0+0=00+1=11+0=11+1=10S=Ao Al =AoAl+AoA1C=AoA1阵列点文件对PLD器件称为熔丝图文件Fuse Map)对于PROM，那么为存储单元的编程数据文件 PROM只能用于组合电路，输入变量的添加会引起存储容量的添加，且按2的幂次方添加。缘由：全译码 2.3 PLA 与阵列和或阵列都可编程。 例2-2：6x3PLA与8x3P

4、ROM的比较 两者在大部分实践运用中，可实现一样的逻辑功能。优点：乘积项数量减少，门利用率高 缺陷：算法复杂、器件的运转速度下降 。与阵列不采用全译码的方式，规范的与或表达式已不适用，需求把逻辑函数化成最简的与或表达式，然后用可编程的与阵列构成与项，用可编程的或阵列构成与项的或运算。在有多个输出时，要尽量利用公共的与项，以提高阵列的利用率。运用：全定制ASIC设计 ，手工化简2.4 PAL与阵列可编程、或阵列固定对于多个乘积项，PAL经过输出反响和互连的方式处理，即允许输出端的信号再馈入下一个与阵列。 时序电路的实现： 时序电路由组合电路及存储单元构成(锁存器、触发器、RAM)，组合电路部分的

5、可编程问题已处理，只需加上锁存器、触发器即可。例2-3：PALl6V8的部分构造图：输出反响、D触发器缺陷： 1、为顺应不同运用需求，PAL的输出IO构造很多，运用设计者在设计不同功能的电路时，要采用不同输出IO构造的PAL器件。带来运用、消费的不便。 2、PAL普通采用熔丝工艺消费一次可编程，修正不方便。被GAL取代 2.5 GAL1985年，Lattice1、特点：1采用EEPROM工艺，具有电可擦除反复编程的特点。 2在“与或阵列构造上沿用了PAL的与阵列可编程、或阵列固定的构造。 3输出构造较大改良，添加了输出逻辑宏单元OLMC(Output Logic Macro Cell)。2、O

6、LMC单元的组态： 1OLMC的构造： OLMC中有4个多路选择器，经过不同的选择方式可以产生多种输出构造。这些输出构造分别属于三种方式，一旦确定了某种方式，一切的OLMC都将任务在同一种方式下。2组态简介组合输出可配置成组合输出双向口存放器输出存放器输出双向口公用输入等。优点： 设计极为灵敏。具有构造重构和输出端的任何功能均可移到另一输出引脚上的功能，可简化电路板的规划布线，使系统的可靠性进一步地提高。3存放器方式：有存放器，三态门A、存放器输出构造：B、存放器方式组合输出双向口构造4复合方式：无存放器，三态门可用A、复合组合输出构造 B、组合输出双向口构造3)简单方式：特点：三态门固定 A

7、、反响输入构造：“与一或阵列没输出功能，但可作为相邻单元信号反响输入，该单元反响输入端信号来自另一个相邻单元。B、输出反响构造 C、简单方式输出构造 编辑ABEL文本文件*.ABL，生成JED网表文件简单PLD早期器件，规模小，只能实现通用数字逻辑电路(如74系列)的一些功能，由 “与一或门阵列和输入输出单元组成。2.6 CPLD构造与任务原理 CPLD即Complex Programmable Logic Device复杂可编程逻辑器件。 典型产品Altera的MAX7000S。构造和任务原理一、构造：可编程与阵列乘积项选择矩阵固定或阵列扩展乘积项可编程存放器16个宏单元LAB2/16个芯片

8、二、宏单元：1、可编程的“与阵列PIA：可编程连线阵 programmable Interconnect Array 共享扩展乘积项：添加输入数， 用于复杂电路设计。每个宏单元提供一个单独的乘积项，经过一个非门取反后反响到逻辑阵列中，可被LAB内任何一个或全部宏单元运用和共享。采用共享扩展项后要添加一个短的延时2、乘积项选择矩阵 输出：存放器：输入 清0、置1、CLK CLK-EN固定或阵列：组合电路3、并行扩展乘积项并联扩展项是宏单元中一些没有被运用的乘积项，可分配到临近的宏单元去实现快速、复杂的逻辑函数。允许最多20个乘积项直接送到宏单元的“或逻辑，其中5个乘积项是由宏单元本身提供的，15

9、个并联扩展项是从同一个LAB中临近宏单元借用的。当需求并联扩展时，“或逻辑的输出经过一个选择分配器，送往下一个宏单元的并联扩展“或逻辑输入端。4、可配置存放器：可单独编程为带有可编程时钟控制的D、T、JK或SR触发器，也可将存放器旁路，实现组合逻辑方式。 每个存放器支持异步清零和异步置位功能乘积项选择矩阵分配乘积项来控制这些操作。此外，每一个存放器的复位端可以由低电平有效的全局复位公用引脚GCLRn信号来驱动。 每个可编程存放器可以按三种时钟输入方式任务： 全局时钟信号：该方式能实现最快的时钟到输出(clock to Output)性能，这时全局时钟输入直接连向每一个存放器的CLK端。 全局时

10、钟信号带时钟信号使能。由于仍运用全局时钟，输出较快 用乘积项实现一个阵列时钟：宏单元或IO信号进展钟控，速度稍慢。三、逻辑阵列块LAB 16个宏单元的阵列组成一个LAB四、芯片LABPIA(Programmable Interconnect Array) 可编程连线阵:LAB与 全局总线衔接 IO控制块：控制IO引脚，有输入、输出和双向方式 FPGA即现场可编程门阵列(Field Programmable Gate Array) 一、FPGA构造框图: FLEX10K由嵌入式阵列块EAB、逻辑阵列块LAB、Fast Track和I/O控制单元IOC四部分组成 .IOCIOC.IOCIOC.IO

11、CIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOCEABEAB嵌入式嵌入式阵列块阵列块二、逻辑阵列块LAB(Logic Array Block) 每个LAB包含八个逻辑单元LE、相联的进位链和级联链，LAB控制信号与LAB部分互连。1、逻辑单元LE Logic Element或LC：Logic Cell是FLEX10K构造中的最小单元，实现逻辑功能。每个LE包含一个4输入的LUT、一个带有同步使能的可编程触发器，一个进位链和一个级联链。每个LE有两个输出可以分别驱动部分互连和快速通道Fast Track互连，

12、1、查找表LUT原理Look Up Table，是FPGA的最小逻辑构成单元大部分FPGA采用基于SRAM的查找表构造逻辑函数。一个N输入LUT可实现N输入变量的任何逻辑功能，如 “与、 “异或等。S=A+BCDCB AS0000000010010000110100001010110011110000100110100101111000110111101111例24N不能够很大，否那么LUT的利用率很低，输入多于N个的逻辑函数、必需用几个查找表分开实现。2可编程触发器：可设置成D、T、JK或SR触发器。该存放器的时钟、清零和置位信号可由全局信号通用IO引脚或任何内部逻辑驱动。对于组合逻辑的实现

13、，可将该触发器旁路。3进位链(Carry-In) 用来支持高速计数器和加法器，提供LE之间快速的向前进位功能。来自低位的进位信号经进位链向前送到高位，同时馈入LUT和进位链的下一段这一特点使得FLEXIOK构造可以实现高速计数器、加法器和宽位的比较器。 进位链连通进位链连通LAB中的一切中的一切LE可实现快速加法器可实现快速加法器, 比较器和计数器比较器和计数器DFF进位输入进位输入(来自上一个逻辑单元来自上一个逻辑单元)S1LE1查找表查找表LUT进位链进位链DFFS2LE2A1B1A2B2进位输出进位输出(到到 LAB中的下一个逻辑单元中的下一个逻辑单元)进位链进位链查找表查找表LUT4级

14、联链 (Cascade-In)：可实现多输入(Wide-Input)逻辑函数。相邻的LUT用来并行地完成部分逻辑功能，级联链把中间结果串接起来。级联链可以运用逻辑“与或者逻辑“或来衔接相邻LE的输出(图3-37)每个附加的LE提供有效输入4个，其延迟会添加少许。 两种不同的级联方式两种不同的级联方式“与级联链与级联链“或级联链或级联链LUTLUTIN 3.0IN 4.7LUTIN (4n-1).4(n-1)LUTLUTIN 3.0IN 4.7LUTIN (4n-1).4(n-1)LE1LE2LEnLE1LE2LEn0.6 ns2.4 ns16位地址译码速度可达位地址译码速度可达 2.4 + 0

15、.6x3=4.2 ns5输出驱动：LE有两个输出驱动内部互连，一个驱动部分互连另一个驱动行或列的快速通道Fast Track的互连输出，这两个输出可以单独控制可以实如今一个LE中，LUT驱动一个输出，而存放器驱动另一个输出因此在个LUT中的触发器和LUT可以用来完成不相关的功能可以提高LE的资源利用率。 三、快速通道(Fast Track)：在FLEX10K构造中，Fast Track遍及于整个器件，可预测其延时性能。有些FPGA采用分段式连线构造，会使延时难以预测，从而降低了设计性能。 Fast Track衔接是由遍及整个器件的“行互连和“列互线组成的。每行的LAB有一个公用的“行互连，“行

16、互连可以驱动IO引脚或馈送到器件中的其他LAB。“列互线衔接各行。也能驱动IO引脚。延续布线延续布线 = 每次设计反复的可预测性和高性能每次设计反复的可预测性和高性能延续布线 ( Altera 基于查找表LUT的 FPGA )LABLE四、IO单元与公用输入端口IOC：FLEX10K的引脚由IOE驱动。IOE位于快速通道的行和列的末端，包含一个双向IO缓冲器和一个存放器，这个存放器可以用作需求快速建立时间的外部数据的输入存放器，也可以作为要求快速“时钟到输出性能的数据输出存放器。IOE可以配置成输入、输出或双向口。五、嵌入式阵列块EAB：Embedded Array Block是在输入、输出口上带有存放器的RAM块是由一系列的嵌入式RAM单元构成。当要实现有关存储器功能时，每个EAB提供2048个位。EAB可以非常方便地实现一些规模不太大的RAM、ROM、FIFO或双口RAM等功能块的构造。当EAB用来实现计数器、地址译码器、形状机、乘法器、微控制器以及DSP等复杂逻辑时，每个EAB可以奉献100到600个等效门。EAB可以单独运用，也可以组合起来运用 256x8512x41024x22048x1256x8256x8512x4512x4256x16512x8图图3-40 用用EAB构成不同构造的构成不同构造的RAM和和ROM 输出时钟DRAM/ROM256x8512x4