第2章 可编程逻辑器件

1、第二章 可编程逻辑器件 可编程逻辑器件可编程逻辑器件PLD（Programmable Logic Device）是从）是从20世纪世纪70年代发展起来的一种允许用户配年代发展起来的一种允许用户配置的集成逻辑器件。可编程器件置的集成逻辑器件。可编程器件PLD与专用集成电路与专用集成电路ASIC（Application Specific IC）相比较，因其具有成）相比较，因其具有成本低、使用灵活、设计周期短、可靠性高等特点，极大促本低、使用灵活、设计周期短、可靠性高等特点，极大促进数字集成电路的发展。进数字集成电路的发展。 可编程逻辑器件可编程逻辑器件PLD经历了从逻辑规模比较小的简经历了从逻辑规

2、模比较小的简单单PLD（PROM、PLA、PAL、GAL）到采用大规模集）到采用大规模集成电路技术的复杂成电路技术的复杂PLD的发展进程，在结构、工艺、集的发展进程，在结构、工艺、集成度、速度和性能等方面都得到极大的提高。成度、速度和性能等方面都得到极大的提高。 目前，应用最广泛的目前，应用最广泛的PLD主要是复杂可编程器件主要是复杂可编程器件CPLD（Complex Programmable Logic Device）和现场可编程门阵列）和现场可编程门阵列FPGA（Field Programmable Gate Array）。）。2.1 简单简单PLD的基本结构的基本结构 数字电路系统包含有

3、两类数字电路：数字电路系统包含有两类数字电路： 一类是组合逻辑电路一类是组合逻辑电路: 其特点是任一时刻的输出信号状态仅取决于当其特点是任一时刻的输出信号状态仅取决于当前的输入信号状态；前的输入信号状态； 另一类是时序电路另一类是时序电路: 它由组合逻辑电路和存储逻辑电路两部分组成。它由组合逻辑电路和存储逻辑电路两部分组成。 其特点是任一时刻的输出信号状态不仅取决于当时其特点是任一时刻的输出信号状态不仅取决于当时的输入信号状态，而且还取决于电路原来的信号状的输入信号状态，而且还取决于电路原来的信号状态。态。 在数字系统中，根据布尔代数的知识，可在数字系统中，根据布尔代数的知识，可知任何组合逻辑

4、函数都可以用与或表达形式知任何组合逻辑函数都可以用与或表达形式描述，也即可用描述，也即可用“与门与门-或门或门”两种基本门电两种基本门电路实现任何组合逻辑电路，而任何时序逻辑路实现任何组合逻辑电路，而任何时序逻辑电路又都是由组合逻辑电路加上存储元件电路又都是由组合逻辑电路加上存储元件（触发器）构成的。（触发器）构成的。 可编程电路结构可编程电路结构 由输入处理电路、与阵列、或阵列、输出处理电路等四种功由输入处理电路、与阵列、或阵列、输出处理电路等四种功能部分组成，其基本结构如图能部分组成，其基本结构如图2-1所示。所示。 输入处理电路输出处理电路与阵列或阵列图2-1 简单PLD的基本结构输入输

5、出 与阵列和或阵列与阵列和或阵列 是电路的主体，其功能主要是用来实现组合逻辑函数。是电路的主体，其功能主要是用来实现组合逻辑函数。 输入处理电路输入处理电路 是由输入缓冲器组成，其功能主要是使输入信号具有足是由输入缓冲器组成，其功能主要是使输入信号具有足够的驱动能力并产生输入变量的原变量以及反变量两个互补够的驱动能力并产生输入变量的原变量以及反变量两个互补的信号。的信号。 输出处理电路输出处理电路 主要是由三态门寄存器组成，其功能主要是提供不同的输主要是由三态门寄存器组成，其功能主要是提供不同的输出方式，可以由或阵列直接输出（组合方式），也可以通过出方式，可以由或阵列直接输出（组合方式），也可

6、以通过寄存器输出（时序方式）。寄存器输出（时序方式）。 可编程电路结构可编程电路结构（a）（b）（c）图2-2 PLD阵列线连接表示和逻辑图形符号AAA（d）ABCDY=ACD（e）（f）ABCDY=A+B+D十字交叉线表示两条线未连接 交叉线的交叉点处打上黒实点 在交叉线的交叉点上打叉，表示该点是个可编程点 是互补输出的缓冲器 多输入端与门 多输入端或门 20世纪世纪70年代初期的年代初期的PLD主要是主要是： 可编程只读存储器可编程只读存储器PROM（Programmable Read Only Memory） 可编程逻辑阵列可编程逻辑阵列PLA（Programmable Logic Ar

7、ray）。）。 在在PROM中，与门阵列固定，或门阵列可编程，中，与门阵列固定，或门阵列可编程， PROM只能实现组合逻辑电路；在组合逻辑函数的输入变量增多时，只能实现组合逻辑电路；在组合逻辑函数的输入变量增多时，PROM的存储单元利用率比较低；的存储单元利用率比较低；PROM的与阵列采用的是的与阵列采用的是全译码，产生了全部最小项；全译码，产生了全部最小项；PROM是采用熔丝工艺，只可是采用熔丝工艺，只可一次性编程使用。一次性编程使用。 图2-3 PROM阵列结构A0A1A3Y0Y1Y2 可编程逻辑阵列可编程逻辑阵列PLA是对是对PROM进行改进而产生的。在进行改进而产生的。在PLA中，与门

8、阵列和或门阵列都是可编程，其阵列结构如图中，与门阵列和或门阵列都是可编程，其阵列结构如图2-4所示。虽然所示。虽然PLA的存储单元利用率相对较高，但是其与的存储单元利用率相对较高，但是其与阵列和或阵列都是可编程，造成软件算法复杂，运行速度大阵列和或阵列都是可编程，造成软件算法复杂，运行速度大幅下降；并且该器件依然是采用熔丝工艺，只可一次性编程幅下降；并且该器件依然是采用熔丝工艺，只可一次性编程使用。使用。 图2-4 PLA阵列结构A0A1A3Y0Y1Y2 20世纪世纪70年代末期，年代末期，MMI公司率先推出可编公司率先推出可编程阵列逻辑程阵列逻辑PAL(Programmable Array

9、Logic)器件。器件。 在在PAL中与门阵列是可编程的，而或阵列是固定的，其中与门阵列是可编程的，而或阵列是固定的，其阵列结构如图阵列结构如图2-5所示。虽所示。虽PAL具有多种输出和反馈结构，具有多种输出和反馈结构，为逻辑设计提供一定的灵活性，但是不同的为逻辑设计提供一定的灵活性，但是不同的PAL器件具有独器件具有独立的、单一性的输出结构，从而造成立的、单一性的输出结构，从而造成 PAL器件的通用性比器件的通用性比较差；此外，较差；此外，PAL器件仍采用熔丝工艺，只可一次性编程使器件仍采用熔丝工艺，只可一次性编程使用。用。图2-5 PAL阵列结构A0A1A3Y0Y1Y2 20世纪世纪80年

10、代中期，年代中期，Lattice公司在公司在PAL的基础上，的基础上，设计出了通用逻辑阵列设计出了通用逻辑阵列GAL（Generic Array Logic）器件，）器件， GAL在阵列结构上保留了在阵列结构上保留了PAL的与阵列可编程、或的与阵列可编程、或阵列固定的结构。阵列固定的结构。 GAL首次采用了首次采用了CMOS工艺，使工艺，使得得GAL具有可以反复擦除和改写的功能，彻底克服具有可以反复擦除和改写的功能，彻底克服了熔丝型可编程器件的只能一次可编程问题。在了熔丝型可编程器件的只能一次可编程问题。在GAL的输出结构上采用输出逻辑宏单元的输出结构上采用输出逻辑宏单元OLMC（Output

11、 Logic Macro Cell）电路，而输出逻辑）电路，而输出逻辑宏单元宏单元OLMC设有多种组态，可配置成专用组合输设有多种组态，可配置成专用组合输入、专用组合输出、组合输出双向口、寄存器输出、入、专用组合输出、组合输出双向口、寄存器输出、寄存器输出双向口等等，从而为逻辑设计提供了更寄存器输出双向口等等，从而为逻辑设计提供了更大的灵活性。大的灵活性。 2. 2 CPLD的基本结构的基本结构 CPLD复杂可编程逻辑器件，是在复杂可编程逻辑器件，是在20世纪世纪80年代中期从年代中期从PAL和和GAL器件发展出来的器件，器件发展出来的器件，其结构与其结构与PAL和和GAL器件基本相同，由可编

12、器件基本相同，由可编程的与阵列、固定的或阵列、输入处理电路程的与阵列、固定的或阵列、输入处理电路和输出处理电路组成。但是和输出处理电路组成。但是CPLD扩充了一扩充了一个全局共享的可编程与阵列，把多个宏单元个全局共享的可编程与阵列，把多个宏单元连接起来，并增加了连接起来，并增加了I/O控制模块的数量和功控制模块的数量和功能。能。 MAX7000S系列器件结构系列器件结构 主要包含五个主要部分：主要包含五个主要部分： 逻辑阵列块逻辑阵列块LAB（Logic Array Blocks）、）、 宏单元（宏单元（Macrocells），）， 扩展乘积项扩展乘积项EPT（Expander Product

13、 Term）、）、 可编程连线阵列可编程连线阵列PIA（Programmable Interconnect Array） I/O控制块控制块IOC（I/O Control Blocks），）， INPUT/GCLK1INPUT/OE2/GCLKnINPUT/OE1616个I/O引脚616个I/O引脚616个I/O引脚宏单元116宏单元3348宏单元1732宏单元4964616个I/O引脚I/O控制块I/O控制块I/O控制块I/O控制块616616616616616616616616166166166166161616163636363666666个输出使能6个输出使能PIAINPUT/GCLK

14、nLAB图2-6 MAX7000S系列器件的内部结构1逻辑阵列块逻辑阵列块LAB（Logic Array Blocks） MAX7000S结构主要是有多个相互关联的逻辑阵列块结构主要是有多个相互关联的逻辑阵列块LAB构构成的，每个逻辑阵列块成的，每个逻辑阵列块LAB都是由都是由16个宏单元个宏单元（Macrocells）阵列构成。多个逻辑阵列块）阵列构成。多个逻辑阵列块LAB是通过可是通过可编程连线阵列编程连线阵列PIA连接在一起的，而对于可编程连线阵列连接在一起的，而对于可编程连线阵列PIA，这个全局总线包括所有的专用输入、，这个全局总线包括所有的专用输入、I/O引脚和宏单元引脚和宏单元的信

15、号引线。的信号引线。 u对于每个逻辑阵列块对于每个逻辑阵列块LAB都有如下的输入信号：都有如下的输入信号： 1）来自通用逻辑输入的）来自通用逻辑输入的PIA的的36个信号。个信号。 2）用于寄存器辅助功能的全局控制信号。）用于寄存器辅助功能的全局控制信号。 3）用于）用于I/O引脚到寄存器的直接输入通道。引脚到寄存器的直接输入通道。2. 宏单元（宏单元（Macrocells） 宏单元（宏单元（Macrocell）是）是MAX7000S系列器件的具系列器件的具体逻辑单元，是由逻辑阵列、乘积项选择矩阵和可体逻辑单元，是由逻辑阵列、乘积项选择矩阵和可编程寄存器等三个功能块构成。其中逻辑阵列是实编程寄

16、存器等三个功能块构成。其中逻辑阵列是实现组合逻辑的，每个逻辑阵列可以给每个宏单元提现组合逻辑的，每个逻辑阵列可以给每个宏单元提供五个乘积项；通过乘积项选择矩阵分配这些乘积供五个乘积项；通过乘积项选择矩阵分配这些乘积项作为主要逻辑输入（如作为或门和异或门逻辑输项作为主要逻辑输入（如作为或门和异或门逻辑输入）以实现组合逻辑函数功能，或者是把这些乘积入）以实现组合逻辑函数功能，或者是把这些乘积项作为宏单元中的寄存器的辅助输入（清零、置位、项作为宏单元中的寄存器的辅助输入（清零、置位、时钟和时钟的使能）。时钟和时钟的使能）。乘积项选择矩阵共享逻辑扩展项16个扩展项乘积项36个PIA信号线逻辑阵列并联逻

17、辑扩展项（来自其他宏单元）全局清除全局时钟2清除选择时钟/使能选择Ucc到PIA来自I/O引脚快速输入选择可编程寄存器寄存器旁路到I/O控制块DPRNCLRNENA图2-7 MAX7000S系列器件的宏单元的结构3. 扩展乘积项扩展乘积项EPT（Expander Product Terms） 在在MAX7000S结构中有两种扩展乘积项结构中有两种扩展乘积项EPT类类型，其一是共享扩展乘积项，其二是并联扩展乘积型，其一是共享扩展乘积项，其二是并联扩展乘积项。项。MAX7000S结构允许利用共享扩展乘积项或并结构允许利用共享扩展乘积项或并联扩展乘积项作为附加的乘积项直接送到同一逻辑联扩展乘积项作为

18、附加的乘积项直接送到同一逻辑阵列块的任一宏单元中，这样就可以利用扩展乘积阵列块的任一宏单元中，这样就可以利用扩展乘积项实现单个宏单元不能是完成的复杂函数。项实现单个宏单元不能是完成的复杂函数。（1）共享扩展项（）共享扩展项（Shareable Expanders） 共享扩展项就是由每个宏单元提供一个未使用的共享扩展项就是由每个宏单元提供一个未使用的乘积项，并将它们反向后反馈到逻辑阵列块中，每个逻乘积项，并将它们反向后反馈到逻辑阵列块中，每个逻辑阵列块辑阵列块LAB有有16个共享扩展项。每个共享扩展项都个共享扩展项。每个共享扩展项都可以被逻辑阵列块可以被逻辑阵列块LAB内任何一个宏单元或全部宏单

19、元内任何一个宏单元或全部宏单元使用和共享，以便实现复杂的逻辑函数功能。图使用和共享，以便实现复杂的逻辑函数功能。图2-8表表示出共享扩展项是如何馈送到多个宏单元的。示出共享扩展项是如何馈送到多个宏单元的。乘积项选择矩阵宏单元乘积项逻辑16个共享扩展项36个PIA信号线宏单元乘积项逻辑图2-8 利用共享扩展项实现多个宏单元之间的连接 并联扩展项是指宏单元中没有被使用的乘积项，并联扩展项是指宏单元中没有被使用的乘积项，将这些乘积项分配到邻近的宏单元去以实现复杂的将这些乘积项分配到邻近的宏单元去以实现复杂的逻辑函数功能。逻辑函数功能。 。图。图2-9表示并联扩展项是如何从表示并联扩展项是如何从邻近的

20、宏单元借用的。邻近的宏单元借用的。（2）并联扩展项（）并联扩展项（Parallel Expanders）16个共享扩展项36个PIA信号线到下一个宏单元来自上一个宏单元PresetPresetClockClockClearClear宏单元乘积项逻辑乘积项选择矩阵乘积项选择矩阵宏单元乘积项逻辑图2-9 利用并联扩展项实现多个宏单元之间的连接 通过可编程连线阵列通过可编程连线阵列PIA（Programmable Interconnect Array），可以把不同的逻辑阵列块），可以把不同的逻辑阵列块相互连接，以实现用户所需要的逻辑功能。通过对相互连接，以实现用户所需要的逻辑功能。通过对可编程连线阵

21、列可编程连线阵列PIA合适编程，就可以把器件中的合适编程，就可以把器件中的任何信号连接到其目的地上。所有的任何信号连接到其目的地上。所有的MAX7000S器器件的专用输入、件的专用输入、I/O引脚和宏单元输出都是连接到可引脚和宏单元输出都是连接到可编程连线阵列编程连线阵列PIA，而通过可编程连线阵列，而通过可编程连线阵列PIA能够能够有把这些信号送到整个器件内的任何地方。只有每有把这些信号送到整个器件内的任何地方。只有每个逻辑阵列块需要的信号才布置从可编程连线阵列个逻辑阵列块需要的信号才布置从可编程连线阵列PIA到逻辑阵列块到逻辑阵列块LAB的连线。的连线。 4. 可编程连线阵列可编程连线阵列

22、PIA到LABEEPROM单元PIA信号图2-10 PIA连接到LAB的方式 I/O控制块控制块IOC主要是由三态门和使能控制电路主要是由三态门和使能控制电路构成的，在每个逻辑阵列块构成的，在每个逻辑阵列块LAB和和I/O引脚之间都有引脚之间都有一个一个I/O控制块控制块IOC。I/O控制块控制块IOC允许每个允许每个I/O引引脚被独立配置为输入、输出或双向工作方式。所有脚被独立配置为输入、输出或双向工作方式。所有I/O引脚都有一个三态缓冲器，它的使能端可以受到引脚都有一个三态缓冲器，它的使能端可以受到全局输出使能信号的其中一个使能信号控制，或者全局输出使能信号的其中一个使能信号控制，或者是直

23、接连到地（是直接连到地（GND）或电源（）或电源（VCC）上。）上。 MAX7000S系列器件的系列器件的I/O控制块如图控制块如图2-11所示。所示。 5. I/O控制块控制块IOC（I/O Control Blocks）VccGND开漏极输出摆率控制来自宏单元快速输入宏单元寄存器输入到PIA连接到其他I/O引脚PIA6个全局输出使能信号图2-11 MAX7000S系列器件的I/O控制块2. 3 FPGA的基本结构的基本结构 FPGA现场可编程门阵列，是在现场可编程门阵列，是在20世纪世纪80年代中年代中期出现的一种新型的可编程逻辑器件，期出现的一种新型的可编程逻辑器件，FPGA是由是由掩膜

24、可编程门阵列和简单可编程逻辑器件演变而来掩膜可编程门阵列和简单可编程逻辑器件演变而来的，将他们的特性结合在一起，使得的，将他们的特性结合在一起，使得FPGA既有门既有门阵列的高密度性和通用性，又有可编程器件的用户阵列的高密度性和通用性，又有可编程器件的用户可编程特性。可编程特性。 主要包括三部分：主要包括三部分： 可配置逻辑块可配置逻辑块CLB(Configureable Logic Blocks)、 输入输出块输入输出块IOB（Input/Output Blocks） 可编程连线可编程连线PI(Programmable Interconnect)。 Xilinx公司的公司的XC4000系列器

25、件结构系列器件结构CLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLB可配置逻辑块CLB输入输出块IOB可编程连线PI图图2-12 XC4000系列器件的基本结构系列器件的基本结构 可配置逻辑块可配置逻辑块CLB是是FPGA的基本逻辑单元，的基本逻辑单元，用于实现用于实现FPGA芯片中的大部分逻辑功能。芯片中的大部分逻辑功能。 可配置逻辑块可配置逻辑块CLB内部基本结构如图内部基本结构如图2-13所示，所示，其主要包括由触发器、逻辑函数发生器、可编程的其主要包括由触发器、逻辑函数发生器、可编程的数据选择器及其他控制电路组成，每个数据选择器及其他控制电

26、路组成，每个CLB实现单实现单一的逻辑功能，多个一的逻辑功能，多个CLB以阵列的形式分布在器件以阵列的形式分布在器件的中部，由的中部，由PI相连，实现复杂的逻辑功能。相连，实现复杂的逻辑功能。 1可配置逻辑块可配置逻辑块CLBG-LUTF-LUTH-LUTH1DINS/RECGFHS/R控制S/R控制G1G4逻辑函数发生器F1F4逻辑函数发生器GFH逻辑函数发生器11G1G2G3G4F1F2F3F4K(时钟)XXQYQYSDRDSDRDDDECECQQC1C2C3C4可配置数据选择器图图2-13 可配置逻辑块可配置逻辑块CLB内部基本结构内部基本结构 在可配置逻辑块在可配置逻辑块CLB中共有中

27、共有3个逻辑函数发生个逻辑函数发生器，包括两个器，包括两个4输入的逻辑函数发生器（输入的逻辑函数发生器（G-LUT、F-LUT）和一个）和一个3输入的逻辑函数发生器（输入的逻辑函数发生器（H-LUT）。）。这些逻辑函数发生器是采用基于静态随机存储器的这些逻辑函数发生器是采用基于静态随机存储器的查表查表LUT（Look Up Table）结构，如图）结构，如图2-14所示所示4输入逻辑函数发生器输入逻辑函数发生器G-LUT的内部结构。查找表的内部结构。查找表LUT的工作原理类似于用的工作原理类似于用PROM实现多种组合逻辑实现多种组合逻辑函数，其输入等效于函数，其输入等效于PROM的地址码，存储

28、的内容的地址码，存储的内容为相应的逻辑函数取值，通过查找地址表，可得到为相应的逻辑函数取值，通过查找地址表，可得到逻辑函数的输出。逻辑函数的输出。161RAMG1G2G3G4G图图2-14 4输入逻辑函数发生器输入逻辑函数发生器G-LUT的内部结构的内部结构 在在CLB结构图中，逻辑函数发生器结构图中，逻辑函数发生器G-LUT和和F-LUT各有各有4个独立的输入变量，可分别实现对应个独立的输入变量，可分别实现对应的输入的输入4变量的任意逻辑函数。变量的任意逻辑函数。H-LUT逻辑函数逻辑函数发生器的输入信号是前两个逻辑函数发生器的发生器的输入信号是前两个逻辑函数发生器的输出信号输出信号G和和F

29、，以及信号变换电路的输出，以及信号变换电路的输出H1，它可实现它可实现3输入变量的任意逻辑函数。将输入变量的任意逻辑函数。将3个函个函数发生器组合配置，个数发生器组合配置，个CLB可以完成任意可以完成任意4变变量、量、5变量，最多变量，最多9变量的逻辑函数。变量的逻辑函数。 输入输出块输入输出块IOB为芯片外部引脚和芯片内部逻辑为芯片外部引脚和芯片内部逻辑的连接提供接口的，其内部结构如图的连接提供接口的，其内部结构如图2-15所示。输所示。输入输出块入输出块IOB主要由输入触发主要由输入触发/锁存器、输入缓冲器锁存器、输入缓冲器和输出触发和输出触发/锁存器、输出缓冲器组成。每个锁存器、输出缓冲

30、器组成。每个IOB控控制一个外部引脚，它可以被编程为输入、输出或双制一个外部引脚，它可以被编程为输入、输出或双向输入向输入/输出功能。输出功能。2. 输入输出块输入输出块IOB（Input/Output Blocks）DDQQ触发器触发器延时输入缓冲器输出缓冲器摆率控制上/下拉电阻时钟输入I1I2时钟输出输出使能端I/O引脚图2-15 输入输出块IOB的内部结构 可编程连线可编程连线PI （Programmable Interconnect）由分由分布在布在 CLB阵列之间的金属线段和阵列交叉点上的可阵列之间的金属线段和阵列交叉点上的可编程开关矩阵（编程开关矩阵（Programmable Sw

31、itch Matrix，PSM）组成。它将）组成。它将FPGA芯片内部单个芯片内部单个CLB输入输输入输出之间、各个出之间、各个CLB之间、之间、CLB和和I/OB之间有效地组之间有效地组合起来，实现系统的逻辑功能。按互连线的相对长合起来，实现系统的逻辑功能。按互连线的相对长度，则可编程连线度，则可编程连线PI主要是提供主要是提供3种互连线结构：种互连线结构：单长线、双长线和长线三种，其结构如图单长线、双长线和长线三种，其结构如图2-16所示。所示。3. 可编程连线可编程连线PIF2C2G2F3C3G3YYQG4C4F4G1C1KF1XXQ开关矩阵开关矩阵开关矩阵开关矩阵CLB每个开关矩阵连接

32、点处有6个选通晶体管F2C2G2F3C3G3YYQG4C4F4G1C1KF1XXQCLB长线（a）单长线（b）开关矩阵（c）双长线（d）长线CLBCLBCLBCLB开关矩阵双长线图2-16 不同可编程连线PI示意图 1）通用单）通用单/双长线连接。该结构主要用于双长线连接。该结构主要用于CLB之间的连接。之间的连接。在这种结构中，任意两点间的连接都要通过开关矩阵。它提在这种结构中，任意两点间的连接都要通过开关矩阵。它提供了相邻供了相邻 CLB之间的快速互连和复杂互连的灵活性。但传之间的快速互连和复杂互连的灵活性。但传输信号每通过一个可编程开关矩阵，就增加一次时延。因此，输信号每通过一个可编程开

33、关矩阵，就增加一次时延。因此，FPGA内部时延与器件结构和逻辑布线等有关，它的信号传内部时延与器件结构和逻辑布线等有关，它的信号传输时延是不可预知。输时延是不可预知。 2）长线连接。在通用单）长线连接。在通用单/双长度线的旁边还有双长度线的旁边还有3条从阵列的条从阵列的一头连接到另一头的线段，称为水平长线和垂直长线。这些一头连接到另一头的线段，称为水平长线和垂直长线。这些长线不经过可编程开关矩阵，信号延迟时间短。长线连接主长线不经过可编程开关矩阵，信号延迟时间短。长线连接主要用于长距离或关键信号的传输。要用于长距离或关键信号的传输。 随着可编程逻辑器件应用的日益广泛随着可编程逻辑器件应用的日益

34、广泛,许多许多IC制造厂家涉足制造厂家涉足CPLD/FPGA领域。目前世领域。目前世界上有十几家生产界上有十几家生产CPLD/FPGA的公司的公司,而在而在我国常用的是我国常用的是Altera、Xilinx和和Lattice三家三家主流公司的可编程逻辑器件产品，本节将介主流公司的可编程逻辑器件产品，本节将介绍这三家公司常用的绍这三家公司常用的CPLD和和FPGA器件系列器件系列及其基本特性。及其基本特性。 2.4 可编程逻辑器件产品简介可编程逻辑器件产品简介2.4.1 Altera系列产品系列产品 Altera是著名的是著名的PLD生产商之一，生产商之一，Altera的的PLD具具有高性能、高

35、集成度和高性价比的优点，并且该公司还有高性能、高集成度和高性价比的优点，并且该公司还提供功能全面的可编程器件开发工具和丰富的提供功能全面的可编程器件开发工具和丰富的IP核、宏核、宏功能库等等，因此功能库等等，因此Altera多年来一直占据着行业领先地多年来一直占据着行业领先地位。位。 Altera的的PLD产品包括产品包括Classic系列、系列、MAX（Multiple Array Matrix）系列、）系列、FLEX（Flexible Logic Element Matrix）系列、）系列、APEX（Advanced Logic Element Matrix）系列、系列、ACEX 系列、系

36、列、APEX系列、系列、Cyclone 系列、系列、Stratix系列、系列、MAX系列、系列、Cyclone 系列以及系列以及Stratix系列等系列等等。等。 目前，目前，Altera主流的主流的CPLD产品主要是产品主要是MAX系列，而系列，而Altera主流的主流的FPGA产品主要分产品主要分成两类：一类是侧重于低成本应用，容量中等，成两类：一类是侧重于低成本应用，容量中等，性能可以满足一般的逻辑设计要求，如性能可以满足一般的逻辑设计要求，如Cyclone，CycloneII；另一类是侧重于高性能应用，容量；另一类是侧重于高性能应用，容量大，性能能满足各类高端应用，如大，性能能满足各类

37、高端应用，如Startix，StratixII等。等。1. MAX系列系列CPLD器件器件 MAX系列CPLD器件适合于通用的、低密度逻辑的应用环境。MAX II系列CPLD器件是所有CPLD系列产品中成本最低、功耗最小和密度最高的器件。 该系列器件主要特性是：该系列器件主要特性是： 采用了LUT结构，内含Flash，可以实现自动配置；多种电压的I/O接口，可以支持的电压为3.3v/2.5v/1.8v，并且I/O接口PCI兼容；支持内部时钟频率高达300MHz，内置用户非易失性Flash存储器块，通过取代分立式非易失性存储器件以减少芯片数量；器件在工作状态时能够下载第二个设计，可降低远程现场升

38、级的成本；具有灵活的多电压MultiVolt内核，片内电压调整器支持3.3v、2.5v或1.8v多类型电源输入；该系列器件还能够访问JTAG状态机，在逻辑中例化用户功能，可提高单板上不兼容JTAG协议的Flash器件的配置效率。2. Cyclone系列系列FPGA器件器件 Cyclone系列FPGA器件适合于低成本、中等密度逻辑的应用环境。该系列器件在300mm晶圆的基础上，采用TSMC90nm低电介工艺技术，从而保证了器件快速和低成本特性。 该系列器件主要特性是该系列器件主要特性是： 能够提供多达能够提供多达68416个逻辑单元和个逻辑单元和1.1Mb的的嵌入式处理器，并能够提供最多嵌入式处

39、理器，并能够提供最多150个个1818比比特乘法器，因此，该系列器件能够实现复杂的逻特乘法器，因此，该系列器件能够实现复杂的逻辑应用；提供高级外部存储器接口支持，允许开辑应用；提供高级外部存储器接口支持，允许开发人员集成外部单倍数据速率（发人员集成外部单倍数据速率（SDR）、双倍数）、双倍数据速率（据速率（DDR、DDR2、SDRAM）器件以及第二）器件以及第二代四倍数据速率（代四倍数据速率（QDR、SRAM）器件，数据）器件，数据速率最高可达速率最高可达668Mbps； 支持各种单端支持各种单端I/O 标准，如当前系统中常用的标准，如当前系统中常用的LVTTL、LVCMOS、SSTL、HST

40、L、PCI和和PCI-X标准；支持串标准；支持串行总线和网络接口（如行总线和网络接口（如 PCI 和和 PCI-X），快速访问外），快速访问外部存储器件，同时还支持大量通讯协议，包括以太网协部存储器件，同时还支持大量通讯协议，包括以太网协议和通用接口；支持最多达四个可编程锁相环（议和通用接口；支持最多达四个可编程锁相环（PLL）和最多和最多16个全局时钟线，提供强大的时钟管理和频率合个全局时钟线，提供强大的时钟管理和频率合成能力，使系统性能最大化，这些成能力，使系统性能最大化，这些PLL提供的高级特性提供的高级特性包括频率合成、可编程占空比、外部时钟输出、可编程包括频率合成、可编程占空比、外部

41、时钟输出、可编程带宽、输入时钟扩频、锁定探测以及支持差分输入输出带宽、输入时钟扩频、锁定探测以及支持差分输入输出时钟信号；支持驱动阻抗匹配和片内串行终端匹配，片时钟信号；支持驱动阻抗匹配和片内串行终端匹配，片内匹配消除了对外部电阻的需求，提高了信号完整性，内匹配消除了对外部电阻的需求，提高了信号完整性，简化电路板设计，简化电路板设计，Cyclone II FPGA通过外部电阻还可通过外部电阻还可支持并行匹配和差分匹配。支持并行匹配和差分匹配。3. Stratix系列系列FPGA器件器件 Stratix系列系列FPGA器件适合于高性能、容量器件适合于高性能、容量大等各种高端产品设计应用。该系列器

42、件采用大等各种高端产品设计应用。该系列器件采用TSMC90nm低绝缘工艺技术，在低绝缘工艺技术，在300mm晶圆片上晶圆片上制造的，具有制造的，具有152个接收机和个接收机和156个发送机通道，个发送机通道， 支持高达支持高达1Gbps数据传送速率的源同步信号；具有数据传送速率的源同步信号；具有嵌入嵌入DPA电路，消除了使用源同步信号技术长距离电路，消除了使用源同步信号技术长距离传送信号时由偏移引发的相位对齐问题从而简化了传送信号时由偏移引发的相位对齐问题从而简化了印刷电路板（印刷电路板（PCB）布局；支持高达）布局；支持高达1Gbps的高速的高速差分差分I/O信号、多种高速接口标准（信号、多

43、种高速接口标准（SPI-4.2、SFI-4、10G以太网以太网XSBI、HyperTransport、RapidIO、NPSI以及以及UTOPIA IV）。）。2.4.2 Xilinx系列产品系列产品 Xilinx在1985年首次推出了FPGA，随后不断推出新的集成度更高、速度更快、价格更低、功耗更小的FPGA器件系列，同时也推出了具有独特特点的CPLD器件系列。 Xilinx的可编程器器件产品有多个系列，主要的可编程器器件产品有多个系列，主要是分成两类，属于是分成两类，属于CPLD器件系列器件系列分别是分别是X2000系系列、列、XC3000系列、系列、XC4000系列、系列、XC5200系

44、列、系列、XC9500系列、系列、XC9500XV系列、系列、XC9500XL系列以系列以及及CoolRunner系列等；属于系列等；属于FPGA系列器件系列器件分别分别是是Spartan/XL系列、系列、Spartan-系列、系列、Spartan-E系列、系列、Spartan-3系列、系列、Spartan-3E系列、系列、Virtex系列、系列、Virtex-E系列、系列、Virtex-E EM系列、系列、Virtex-系列、系列、Virtex-Pro系列、系列、Virtex-4系列系列以及最新系列以及最新系列Virtex-5系列等等。系列等等。 目前，Xilinx主流的CPLD产品主要是X

45、C9500系列，而Xilinx主流的FPGA产品主要是Virtex-4系列。 1. XC9500系列CPLD器件 XC9500系列CPLD器件主要应用于网络、通信和汽车应用电子等电子产品中。该系列器件采用了功耗低、处理速度快的快速闪存技术（FastFlash），具有在系统可编程的能力；同时该系列器件支持PCI总线规范和JTAG边界扫描测试功能，并且该系列器件提供了36288个宏单元、8006400个可用门的集成密度，并具有并具有多种封装选项和 I/O 性能，能够很容易地实现不同密度器件间的移植。 XC9500系列CPLD器件又分为XC9500系列、XC9500XL系列和XC9500XV系列三种

46、系列，其主要特性如下： 1）XC9500系列器件的特性是：引脚至引脚延时为5s；内部系统工作频率可达125MHz；多种电压的I/O接口，可支持的电压为5.0v/3.3v；在线编程(ISP)工作电压是5.0v。 2）XC9500XL系列器件的特性是：引脚至引脚延时为4s；内部系统工作频率可达208MHz；多种电压的I/O接口，可支持的电压为5.0v/3.3v/2.5v；在线编程(ISP)工作电压是3.3v。 3）XC9500XV系列器件的特性是：引脚至引脚延时为3.5s；内部系统工作频率可达200MHz；多种电压的I/O接口，可支持的电压为3.3v/2.5v/1.8v；在线编程(ISP)工作电压

47、是2.5v。2. Virtex-4系列系列FPGA器件器件 Virtex-4系列是Xilinx新一代高端FPGA器件，该系列器件采用了90nm工艺制造，可提供高达20万逻辑单元集成密度和高达500MHz的系统时钟控制。 整个系列分为三个面向特定应用领域而优整个系列分为三个面向特定应用领域而优化的化的FPGA平台架构，分别是平台架构，分别是Virtex-4 LX系系列、列、Virtex-4 SX和和Virtex-4 FX系列。系列。 1）Virtex-4 LX系列：该系列器件主要是应用于：该系列器件主要是应用于高性能逻辑解决方案。该系列器件内部包含有高性能逻辑解决方案。该系列器件内部包含有先进数

48、字时钟管理器先进数字时钟管理器DCM、相位匹配时钟分频、相位匹配时钟分频器器PMCD、片上差分时钟网络、带有集成、片上差分时钟网络、带有集成FIFO控制逻辑的控制逻辑的500MHz SmartRAM技术、每个技术、每个I/O都有集成都有集成ChipSync源同步技术的源同步技术的1GbpsI/O和和Xtreme DSP逻辑模块等。逻辑模块等。 2）Virtex-4 SX系列：该系列器件主要是应用于：该系列器件主要是应用于高性能数字信号处理（高性能数字信号处理（DSP）解决方案。该系）解决方案。该系列器件内部不但集成列器件内部不但集成Virtex-4 LX系列器件的各系列器件的各种功能外，还集成

49、了更多种功能外，还集成了更多SmartRAM存储器块存储器块和和512个个Xtreme DSP逻辑模块。在高达逻辑模块。在高达500MHz时钟速率下，可提供高达时钟速率下，可提供高达256GigaMACs/s的的DSP总带宽，然功耗仅为总带宽，然功耗仅为57W/MHz。 3）Virtex-4 FX系列：该系列器件主要是应用于高：该系列器件主要是应用于高性能全功能嵌入式平台解决方案。该系列器件内部性能全功能嵌入式平台解决方案。该系列器件内部不仅集成不仅集成Virtex-4 LX系列器件的各种功能外，还嵌系列器件的各种功能外，还嵌入了两个入了两个32位位RISC PowerPC处理器和四个集成的处

50、理器和四个集成的10M/100M/1000M Ethernet MAC内核，从而实现内核，从而实现高性能嵌入式处理应用。同时该系列器件还包括有高性能嵌入式处理应用。同时该系列器件还包括有24个业界领先的个业界领先的RocketIO高速串行收发器，该高速串行收发器，该RocketIO收发器支持所有的主要的高速串行传输数收发器支持所有的主要的高速串行传输数据速率。据速率。2.4.3 Lattice系列产品系列产品 Lattice是最早推出基于EECMOS技术的高密度可编程器件的公司。20世纪90年代，Lattice首先发明了ISP（In-System-Programmablity）下载方式，并将I

51、SP技术和EECMOS技术相结合，从而实现了可编程用户能够在无需从系统板上拔下芯片会从系统中取出电路板的的情况下，通过改变芯片的逻辑内容即可改变整个电子系统的功能，该技术极大促进CPLD的应用领域。 Lattice的可编程器器件产品有多个系列，主要是分的可编程器器件产品有多个系列，主要是分成两类，成两类， 属于属于CPLD器件系列器件系列主要有主要有ispLSI、ispMACH、MACHXO等系列；等系列； 属于属于FPGA器件系列主要有器件系列主要有LatticeECECP、LatticeECP2、LatticeECP2M、LatticeXP等系列。等系列。 目前，目前，Lattice主流的

52、主流的CPLD产品主要是产品主要是ispMACH4000系列和系列和MACHXO系列，而系列，而Lattice主主流的流的FPGA产品主要是产品主要是LatticeECECP系列。系列。 1. ispLSI系列系列CPLD器件器件 ispLSI系列系列CPLD器件器件Lattice公司的最早推出的大规模可公司的最早推出的大规模可编程逻辑器件，该系列器件主要分成四个子系列：编程逻辑器件，该系列器件主要分成四个子系列：ispLSI1000系列、系列、ispLSI2000系列、系列、ispLSI3000系列和系列和ispLSI6000系列，他们基本结构和功能相似，但每种系列系列，他们基本结构和功能相似，但每种系列产品应用场合不同。产品应用场合不同。 1）ispLSI1000系列：该系列是最基本的可编程器件，：该系列是最基本的可编程器件，其集成度在其集成度在20008000门之间；引脚到引脚（门之间；引脚到引脚（pin to pin）延迟时间在延迟时间在7.5ns15ns之间；系统工作频率范围是之间；系统工作频率范围是80MHz125M