基于FPGA的多功能函数信号发生器实用教案

1、波形发生器 波形发生器在生产实践和科技领域中有着广泛的应用(yngyng)。例如在通信、广播、电视系统中，都需要射频（高频）发射，这里的射频波就是载波，把音频（低频）、视频信号或脉冲信号运载出去，就需要能够产生高频的振荡器。在工业、农业、生物医学等领域内，如高频感应加热、熔炼、淬火、超声诊断、核磁共振成像等，都需要功率或大或小、频率或高或低的振荡器。 第1页/共30页第一页，共31页。现在波形发生器的实现方法通常有以下几种：（1）用分立元件组成的波形发生器：通常是单一波形发生器且频率不高，其工作不很稳定，不易调试。（2）可以由晶体管、运放IC等通用器件制作，更多的则是用专门的波形发生器IC产生

2、。早期的波形发生器IC，如L8038、BA205、R2207/2209等，它们的功能较少，精度不高，频率上限只有300kHz，无法产生更高频率的信号，调节方式也不够灵活，频率和占空比不能独立调节，二者互相影响。（3）利用单片集成芯片(xn pin)的波形发生器：能产生多种波形，达到较高的频率，且易于调试。鉴于此，美国马克西姆公司开发了新一代波形发生器，它克服了（2）中芯片(xn pin)的缺点，可以达到更高的技术指标，是上述芯片(xn pin)望尘莫及的。此波形发生器频率高、精度好，因此它被称为高频精密波形发生器IC。在锁相环、压控振荡器、频率合成器、脉宽调制器等电路的设计上都是优选的器件。第

3、2页/共30页第二页，共31页。FPGA第3页/共30页第三页，共31页。本设计特色(ts)：DDS技术第4页/共30页第四页，共31页。 DDS的核心是建立在采样定理的基础上，首先要对需要产生的波形进行采样，将采样值数字化后存入存储器作为数据表，然后再通过查表将数据读出，经过D/A转换器转换成模拟量，把存入的数据重新合成出来(ch li)。它是一种全数字化的频率合成技术，由相位累加器、加法器、波形存储器ROM、D/A转换器以及低通滤波器（LPF）构成。第5页/共30页第五页，共31页。第6页/共30页第六页，共31页。每周期的最高采样点数：M=fc/fo;波形数据(shj)存储器的点数最长为

4、：2L；累加器最小相位增量：=2/2N； 输出信号频率：fo=Kfc/2N;最小频率步进值： f=fc/2N;第7页/共30页第七页，共31页。可见，时钟频率fc给定后：输出信号的频率取决于频率控制字K频率分辨率取决于累加器位数N相位分辨率取决于波形存储器的地址线位数L幅度(fd)量化噪声取决于波形存储器的数据位字长D和D/A转换器的位数 第8页/共30页第八页，共31页。第9页/共30页第九页，共31页。DDS的优点(yudin) DDS具有众多突出优点：极高的频率稳定度，极高的频率分辨率，超高速的频率转换时间，变频相位连续，相位噪声低，全数字自动化控制，可以合成任何波形，集成度高，容易(r

5、ngy)实现小型化。第10页/共30页第十页，共31页。设计方案 该方案采用FPGA作为中心控制逻辑，由于其具有高速和逻辑单元数多的特点，因此可以由FPGA、DAC和I/V运放直接构成信号源发生器的最小系统。在该方案中通过FPGA控制DAC并直接向DAC发送数据，这样就提高了所需波形的频率并绕过了通用存储器读取速度慢的特点，再加上外部的开关按钮就能够简单(jindn)控制波形切换与频率选择。当然，为了增加人机界面的交互性与系统功能，可以在原有的基础上添加一个标准键盘和LED或LCD，这样就能够通过编程实现波形的任意性、幅度变化的灵活性。第11页/共30页第十一页，共31页。设计方案框图(kun

6、gt)第12页/共30页第十二页，共31页。函数(hnsh)发生器的硬件设计 波形发生器制作过程中用到的硬件有: 12V的电源、ALTERA公司生产的FPGA芯片，和以这个目标芯片为核心的核心板，核心板上有稳压管及其供电系统、50MHZ的晶振。此外所有IO配置管脚通过插针引出，下载设计到目标芯片时用到的并口下载数据(shj)线；还用到选择波形、频率调节以及相位调节的按钮。由于这些波形产生都是在FPGA芯片中产生,产生的都是数字信号,在时钟的控制下控制程序对波形数据(shj)存储器进行寻址，由存储器输出8位波形数据(shj)， 这样周而复始地工作。而FPGA只是数字信号处理器，在模拟信号转换它是

7、显得很无助的。所以在它的输出端接上一个数模转换器，把数字信号转换成模拟信号输出。所以它由两部分组成：数据(shj)产生，数据(shj)的转换。第13页/共30页第十三页，共31页。1、FPGA芯片（数据产生）在本次设计方案中，FPGA芯片采用ALTERA公司生产的EPF10K10TC144-4型芯片。ALTERA 公司作为全球最大的可编程逻辑器件供应商，可提供(tgng)MAX7000S(E)、MAX7000A(AE)、MAX7000B、FLEX6000A、FLEX 10KA、FLEX 10KE 等系列产品。这些产品可用于组合逻辑、时序、算法、双端口RAM、FIFO的设计。在加上ALTERA

8、公司的MAX+pulsII 集成开发软件，集设计输入、处理、校验和器件编程于一体，集成度高，使用方便，大大缩短产品的开发周期。MAX EPF10K10TC144-4 是一种复杂可编程逻辑器件，是144pinPLCC 封装，另外还有其它类型的管脚和封装，选择性强，该IC 具有以下主要性能：（1）、嵌入式可编程逻辑器件，提供(tgng)了集成系统于单个可编程逻辑器件中的性能；（2）、高密度：提供(tgng)10000250000 个可用门，614440960 位内部RAM；第14页/共30页第十四页，共31页。 （3）、低功耗：多数器件在静态模式下电流小于0.5mA，在2.5V、3.3V 或5.0

9、v 下工作； （4）、高速度：时钟锁定和时钟自举选项分别用于减少时钟延时/过冲和时钟倍频；器件内建立树形分布的低失真时钟；具有快速建立时间和时钟到输出延时的外部寄存器； （5）、灵活的互连方式：快速、互连延时可预测的快速通道（Fast Track）连续式布线结构；实现快速加法、计数、比较等算术逻辑功能的专用进位链；实现高速、多输入（扇入）逻辑功能的专用级联链；实现内部三态的三态模拟；多达六个全局的时钟信号和四个全局清除信号； （6）、支持多电压(diny)I/O 接口； （7）、强大的引脚功能：每个引脚都有一个独立的三态输出使能控制及漏极开路配置选项及可编程输出压摆率控制；FLEX10KA、1

10、0LE、10KS 器件都支持热插拔； （8）、多种配置方式：内置JTAG 边界扫描测试电路，可通过外部EPROM、智能控制或JTAG 接口实现在电路重构（ICR）； ( 9 )、多种封装形式：引脚范围为84600，封装形式有TQFP、PQFP、BGA 和PLCC 等，同一封装的FLEX 10K 系列器件的引脚相兼容。第15页/共30页第十五页，共31页。2、数模转换芯片(xn pin)DAC0832（数据的转换） D/A转换器的类型很多,从输入电路来说,一般的D/A转换器都带有输入寄存器,与微机能直接对接。在此方案中采用分辨率为8位的DAC0832集成电路芯片(xn pin)。它由NSC公司（

11、National Semiconductor Corporation）所生产，采用低功耗的CMOS工艺制成。它具有连接简单，转换控制方便、价格低廉等特点，在各微机系统中得到广泛的应用。 第16页/共30页第十六页，共31页。DAC0832的结构(jigu)框图 第17页/共30页第十七页，共31页。 DAC0832是具有20个引脚的双列直插式芯片。其内部实际上是一个T型电阻网络，在外部运算放大器配合下完成D/A转换工作。DAC0832的内部包括两个8位寄存器、1个8位转换器和相应辅助电路(dinl)。 IOUT1和IOUT2为一组互补的模拟电流输出端。Rfb为片内反馈电阻，与运放配合构成I/V

12、转换电路(dinl)。Vcc为工作电压输入端，一般为+5V到+15V。VREF为参考电压输入端。DAC0832内部有两个寄存器，能实现双缓冲、单缓冲和直通三种工作方式。我们用DAC0832的直通工作方式，这时将两个寄存器的有关控制信号预设置成有效，使之开通。并通过对FPGA进行编程来控制DAC0832是否工作。第18页/共30页第十八页，共31页。 3、幅度控制 VREF为DAC0832的参考电压输入端。这里我们采用另外一片DAC0832，其八位数据输入端接八个幅度控制开关，其输出接到用于数据转换的0832上，它的VREF端接标准的+5V电压。这样(zhyng)我们就可以通过控制八位开关来控制

13、最后输出的模拟波形的峰峰值。 第19页/共30页第十九页，共31页。 4、I/V转换电路 DAC0832C 以电流形式输出转换结果，若要得到电压形式的输出结果需另加(ln ji)I/V转换电路，这时可采用运算放大器。这里我们用AD公司的OP07进行I/V转换。OP07具有较宽的电源电压范围（3V22V），非常低的输入噪声电压幅度及长期稳定等特点。图四为数据转换电路原理图。于是我们得到的单极性输出电压为： Vo=-(DVref/256) 式中D为输入数字量的十进制值。因为转换结果Iout2接运算放大器的反相端，所以式中有一个负号。若Vref=+5V，当D=0-255（00HFFH）时，Vo=-(

14、04.98)V。调整运算放大器的调零电位器。可以对D/A芯片进行零点补偿。 第20页/共30页第二十页，共31页。 数据(shj)转换及模拟输出电路图第21页/共30页第二十一页，共31页。函数(hnsh)发生器的软件设计 1、波形数据的建立 FPGA输出的数字信号需要经DA转换器转换成各种波形输出。而由DA转换器可知，DAC0832的分辨率是8位，这样，将模拟信号的各种波行在一个周期内平均分成255份，由于已经确定每周期的取样点数为64，即每隔2/64的间隔取值一次，所取的值为该点对应的波形的值，通过计算(j sun)可以获得64个取样点的值；也可以通过查表的方法取得64个取样点的值。 第2

15、2页/共30页第二十二页，共31页。WIDTH=8;-数据(shj)输出位宽为8DEPTH=320;-五种波形共320个数据(shj)ADDRESS_RADIX=HEX;DATA_RADIX=DEC;CONTENT BEGIN000：255；001：254；002：252；003：249；004：245；005：239；006：233；007：225； 第23页/共30页第二十三页，共31页。2、频率(pnl)控制程序（相位累加器）LIBRARY IEEE;-频率(pnl)控制器USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.AL

16、L;ENTITY fcontrol ISPORT ( clk:in std_logic; f:in std_logic_vector(23 downto 0);q:out std_logic_vector(23 downto 0); END ENTITY fcontrol;ARCHITECTURE behave OF fcontrol IS signal qf: std_logic_vector(23 downto 0); signal q1: std_logic_vector(23 downto 0);BEGIN PROCESS(clk) BEGIN if clkevent and clk=

17、1 then qf=f; q1=qf+q1; end if; q=q1; END PROCESS; END ARCHITECTURE behave;第24页/共30页第二十四页，共31页。3、相位(xingwi)控制程序LIBRARY IEEE;-相位(xingwi)控制器USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY pcontrol ISPORT ( x:in std_logic_vector(23 downto 0); qf:in std_logic_vector(23 downto 0);q:out

18、std_logic_vector(5 downto 0); END ENTITY pcontrol;ARCHITECTURE behave OF pcontrol IS signal q1: std_logic_vector(23 downto 0);BEGIN q1=qf+x; q100 then en=1; cs=1; q=000000000; else en=clk; cs=0; q=sel&qx; end if; end process; END ARCHITECTURE behave;第26页/共30页第二十六页，共31页。 5、FPGA的顶层(dn cn)设计第27页/共30页第二十七页，共31页。结论(jiln) 应用EDA技术用FPGA完成波形发生器，通过选择波形的按钮，实