基于verilog的数字秒表的设计实现.pdf

1、 HDL语言应用与设计实验报告基于 Verilog HDL数字秒表的设计班级：信科 13-01 班姓名：张谊坤学号：08133367教师：王冠军基于 Verilog HDL数字秒表的设计一、秒表功能1. 计时范围： 00:00:00 59:59:992. 显示工作方式：八位数码管显示3 具有暂停和清零的功能二、实验原理1实验设计原理（1）秒表的逻辑结构较简单，它主要由十进制计数器、六进制计数器、分频器、数据选择器、和显示译码器等组成。在整个秒表中最关键的是如何获得一个精确的 100HZ计时脉冲，除此之外，整个秒表还需有一个启动信号和一个清零信号， 以便秒表能随意停止、 启动以及清零复位。（2）

2、秒表有共有8 个输出显示，其中6 个显示输出数据，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6 个计数器与之相对应；另外两个为间隔符，显示 - 。8 个计数器的输出全都为 BCD码输出，这样便与同显示译码器连接。（3）可定义一个 24 位二进制的寄存器 hour 用于存放 8 个计数器的输出，寄存器从高位到低位每连续 4 位为一组，分别存放百分之一秒、十分之一秒、间隔符、秒、十秒、间隔符、分、十分。由频率信号输出端输出频率为100HZ的时钟信号，输入到百分之一秒模块的时钟端 clk ，百分之一秒模块为100 进制的计数器，当计数到“1001”时，百分之一秒模块清零，同时十分之一

3、秒模块加1；十分之一秒模块也为 100 进制的计数器，当计数到“ 1001”时，十分之一秒模块清零，同时秒模块加 1；以此类推。直到分模块计数到 59 进 59。秒表计数单位与对应输出信号hour3:0百分之一秒hour7:4十分之一秒hour11:8秒Hour15:12十秒Hour19:16分hour23:20十分（4）为了消除按键消抖问题，定义寄存器key-inner来存储按键key 的输入信号，key-flag作为启动 / 暂停的转换标志， key-inner0出现一个下降沿时， key-flag取反一次，当 key-flag为 0 时计数器启动，1 时计数器暂停， 当 key-flag

4、为 1 同时 key-inner1为 9 时，计数器清零。（5）定义 18 位寄存器 count 用于存放分频和扫描用的计数值。50MHZ的时钟信号 500000 分频，得到 100HZ的时钟信号，而计数器以 50MHZ的时钟信号 218 分频扫描 8 个七段译码器。2. 实验原理框图秒表设计原理框图50MHZ分频计数100HZReg1:0扫描显示三、实验过程1、秒表总程序：module dapeng(clk_50M,dig,seg,ena,key);input1:0key;input clk_50M;/ 输入频率为 50MHZ的时钟output2:0dig;/数码管位选output7:0se

5、g;/数码管段选output ena;/3-8译码器使能reg2:0dig,count3b;reg7:0seg;reg3:0disp_dat; /定义显示数据寄存器reg18:0count;/定义计数寄存器reg23:0hour;/ 定义现在时刻寄存器reg clk100;/50MHZ 的时钟信号 500000 分频，得到 100HZ的时钟信号reg key_flag;/启动 / 暂停的切换标志reg1:0key_inner; assign ena=0;/ 按键输入缓存always(posedge count16) beginkey_inner<=key; endalways(neged

6、ge key_inner0) beginkey_flag=key_flag; end/0.01 秒信号产生部分，产生 100HZ的时钟信号 always(posedge clk_50M)begin if(count=249999)begin clk100<=clk100; count<=0;end elsecount<=count+1'b1;end/ 数码管动态扫描显示部分 always(posedge count10) begincount3b=count3b+1;case(count3b) 3'd7:disp_dat=hour3:0; 3'd6:d

7、isp_dat=hour7:4; 3'd5:disp_dat=4'ha; 3'd4:disp_dat=hour11:8; 3'd3:disp_dat=hour15:12; 3'd2:disp_dat=4'ha; 3'd1:disp_dat=hour19:16; 3'd0:disp_dat=hour23:20; default:disp_dat=4'bxxxx;endcase dig=count3b;end always(disp_dat) begincase(disp_dat) 4'h0:seg=8'h3f

8、; 4'h1:seg=8'h06; 4'h2:seg=8'h5b; 4'h3:seg=8'h4f; 4'h4:seg=8'h66; 4'h5:seg=8'h6d; 4'h6:seg=8'h7d; 4'h7:seg=8'h07; 4'h8:seg=8'h7f; 4'h9:seg=8'h6f; 4'ha:seg=8'h40;default:seg=8'bxxxxxxxx; endcaseend/ 计时处理部分 always(pose

9、dge clk100)/ 计时处理 beginif(!key_inner1&&key_flag=1) / 判断是否复位键 beginhour=24'h0; endelse if(!key_flag) beginhour3:0=hour3:0+1;if(hour3:0=4'ha) beginhour3:0=4'h0;hour7:4=hour7:4+1;if(hour7:4=4'ha) beginhour7:4=4'h0;hour11:8=hour11:8+1;if(hour11:8=4'ha) beginhour11:8=4'

10、;h0;hour15:12=hour15:12+1;if(hour15:12=4'h6)begin hour15:12=4'h0;hour19:16=hour19:16+1;if(hour19:16=4'ha) beginhour19:16=4'h0;hour23:20=hour23:20+1; endif(hour23:20=4'h6)hour23:20=4'h0;end endend endend end endmodule2. 编译调试编译后结果如下：编译正确，接下来进行硬件测试。3硬件实现根据如下各表绑定硬件引脚：50MHZ晶振与 FPG

11、A管脚配置表信号名称对应 FPGA 管脚名称功能说明50MHZPin_L150MHZ Clockinput八位七段数码管接口与FPGA管脚配置表信号名称FPGA I/O 名称核心板接口管脚号功能说明Seg0Pin_M6JP1_287-Seg display “a”Seg1Pin_M5JP1_277-Seg display “b ”Seg2Pin_L8JP1_267-Seg display “c”Seg3Pin_J4JP1_257-Seg display “d ”Seg4Pin_H6JP1_247-Seg display “e”Seg5Pin_H5JP1_237-Seg display “f”S

12、eg6Pin_H4JP1_227-Seg display “g”Seg7Pin_H3JP1_207-Seg display “dp”SEL0Pin_N6JP1_31SEL1Pin_N4JP1_307-Seg COM port setcleSEL2Pin_N3JP1_29按键开关模块接口与FPGA管脚配置表信号名称FPGA I/O 名称核心板接口管脚号功能说明S0Pin_Y18JP2_49 S1 SwitchS1Pin_Y19JP2_47 S2 SwitchS2Pin_Y20JP2_45 S3 SwitchS3Pin_W20JP2_43 S4 SwitchS4Pin_Y17JP2_50 S5 S

13、witchS5Pin_V15JP2_48 S6 SwitchS6Pin_V14JP2_46 S7 SwitchS7Pin_U15JP2_44 S8 Switch引脚绑定后如下如图所示：绑定完成后编译，无错误后下载测试：硬件测试结果：数码管显示格式为： 00-00-00 ，计时进行， Run/stop和 Reset功能键由FPGA板子上的开关栏的key0 和 key1 代替 , 按一下key0 键，数码管上的时间停止计时，然后按下key1 键，数码管上时间清零复位为 00-00-00 ；接着再按一下 key0 键，数码管重新开始计时。四、实验感悟经过这次的实验，让我们对 Verilog HDL语言掌握程度加深了，对 QuartusII 这个软件的使用也相对开始来说更加熟悉， 经过实验，对课上的知识有了进一步的熟悉。当然，试验期间也存在许多问题， 刚开始写程序时常因 Verilog HDL 语言的不熟悉，常出现综合错误的问题，有时程序虽然编译没有错误，但下到板子上时，却显示有误，还需要经过多次的调试。总的来说，只要仔细检查、并经常使用该语言后，就会在很大程度上避免诸如语法错误等非逻辑