基本组合和时序电路描述

1、1基本逻辑电路： 组合逻辑电路、 时序逻辑电路一 组合逻辑电路设计 简单门电路、编码器、译码器、 加法器、多路选择器、三态门等。 基本逻辑电路设计21、基本门电路32、编码器 设计一个 8 输入优先级编码器，y0 级别最低，y7 级别最高；输出为3位编码。Y7=1Vec=111Y6=1Vec=110Y5=1Vec=101Y4=1Vec=100Y3=1Vec=011Y2=1Vec=010Y1=1Vec=001Y0=1Vec=0004方法方法1 1：利用 if 多选择语句自顶向下的优先特性5方法方法2 2：利用条件赋值语句：利用条件赋值语句 architecture behavior of pri

2、ority is begin vec = “111” when y7 = 1 else “110” when y6 = 1 else “101” when y5 = 1 else “100” when y4 = 1 else “011” when y3 = 1 else “010” when y2 = 1 else “001” when y1 = 1 else “000” when y0 = 1 else “XXX”; end behavior;63、译码器 译码器是编码器的逆过程。如 3-8 译码器：sel=000Y=00000001sel =001Y=00000010sel =010Y=0

3、0000100sel =011Y=00001000sel =100Y=00010000sel =101Y=00100000sel =110Y=01000000sel =111Y=100000007方法方法1 1：使用逻辑左移运算符：使用逻辑左移运算符 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity decoder is port(inp : in std_logic_vector(2 downto 0); outp : out std_logic_vector(7 downto

4、 0); end decoder; architecture rtl of decoder is begin outp=“00000001” sll(conv_integer(inp); end rtl;8方法方法2 2：使用：使用processprocess语句语句 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity decoder is port(inp : in std_logic_vector(2 downto 0); outp : out std_logic_vector

5、(7 downto 0); end decoder; architecture rtl of decoder is begin process(inp) begin outp0); outp(conv_integer(inp)=1; end process; end rtl;9方法方法3 3：使用：使用 case case 语句实现。语句实现。10译码输出低有效11方法方法4 4：使用条件赋值语句：使用条件赋值语句123-8译码器仿真结果：译码输出低有效134、加法器 带进位的 4位加法器符号如下：Sum(i) = a(i) b(i) cinC(i+1) = a(i) b(i) +(a(i)

6、+ b(i) ) c(i) 14方法1：用for loop语句实现 15方法2：直接使用加法“+”函数：16加法器仿真结果：175、多路选择器 前面用 if 语句、case 语句、条件赋值语句、选择赋值语句分别描述过4选1选择器。6、三态门及总线缓冲器 VHDL语言通过指定大写的Z值表示高阻状态 a : std_logic; a_bus:std_logic_vector(7 downto 0); 指定高阻状态如下： a = Z ; a_bus = “ZZZZZZZZ” ;181）三态门电路描述19三态门仿真结果：202）单向总线缓冲器213）双向总线缓冲器22二 时序逻辑电路设计 触发器、寄存

7、器、计数器、分频器、信号发生器等。一）时序电路特殊信号的描述 时钟信号和复位信号 1、时钟信号描述 常用的描述方式： 1）进程的敏感信号是时钟信号，在进程内 部用if 语句描述时钟的边沿条件。23如： process (clock_signal) begin if (clock_edge_condition) then signal_out = signal_in ; 其它时序语句 end if ; end process ; 242）在进程中用wait until语句描述时钟信号，此 时进程将没有敏感信号。 如： process begin wait until (clock_edge_co

8、ndition); signal_out = signal_in ; 其它时序语句 end process ; 25 注意： a.在对时钟边沿说明时，一定要注明是上升沿 还是下降沿。 b.一个进程中只能描述一个时钟信号。 c.wait until 语句只能放在进程的最前面或 最后面。3）时钟边沿的描述 时钟上升沿： （clockevent and clock = 1clockevent and clock = 1） 时钟下降沿： （clockevent and clock = 0clockevent and clock = 0） 262、触发器的复位信号描述 1）同步复位：在只有以时钟为敏感信

9、号的进程 中定义。 如： process (clock_signal) begin if (clock_edge_condition) then if (reset_condition) then signal_out = reset_value; else signal_out = signal_in ; end if ; end if ; end process ; 27 2）异步复位：进程的敏感信号表中除时钟信 号外，还有复位信号。 如：process (reset_signal, clock_signal) begin if (reset_condition) then signal_

10、out = reset_value; elsif (clock_edge_condition) then signal_out = signal_in ; end if ; end process ; 28二) 常用时序电路设计 1、触发器（Flip_Flop） 1）D触发器29异步置位/复位D触发器30同步复位D触发器31比较：异步置位的锁存器（Latch）32 library ieee; use ieee.std_logic_1164.all; entity t_ff is port(t, clk : in std_logic; q : buffer std_logic); end t_f

11、f; architecture rtl of t_ff is begin process(clk) begin if clkevent and clk=1 then if t=1 then q=not q; else q=q; end if; end process; end rtl;TClkQQ2）T触发器33 library ieee; use ieee.std_logic_1164.all; entity rs_ff is port(r, s, clk : in std_logic; q, qn : buffer std_logic); end rs_ ff; architecture

12、rtl of rs_ff is begin process(r, s, clk) begin if clk event and clk=1 then if s = 1 and r = 0 then q=0; qn=1; elsif s=0 and r=1 then q=1; qn=0; elsif s=0 and r=0 then q=q; qn=q n; else null; end if; end if; end process; end rtl;SClkQQRSRQQn00QQn01101001113）RS触发器342、寄存器 8位串行输入、串行输出移位寄存器：z0z1z2z3z4z5z

13、6z7z8358位移位寄存器描述（结构描述）368位移位寄存器直接用信号连接描述37移位寄存器仿真结果：383、计数器 计数器分为：同步计数器 异步计数器（1）同步计数器 同步计数器指在时钟脉冲（计数脉冲）的控 制下，构成计数器的各触发器状态同时发生变化 的计数器。39带允许端的十二进制计数器40可逆计数器（加减计数器）41可逆计数器仿真结果：42例：六十进制（分、秒）计数器434460进制计数器仿真结果：45（2）异步计数器 异步计数器又称为行波计数器，它的低位计数器的输出作为高位计数器的时钟信号。 异步计数器采用行波计数，使计数延迟增加，计数器工作频率较低。 描述异步计数器与同步计数器的不同主