DSP硬件系统的基本设计中时钟电路的设计教学文案

1、Good is good, but better carries it.精益求精，善益求善。DSP硬件系统的基本设计中时钟电路的设计绪论一个完整的DSP系统通常是由DSP芯片和其他相应的外围器件构成。DSP硬件系统主要包括电源电路、复位电路、时钟电路等。DSP的时钟电路用来为TMS320C54x芯片提供时钟信号，由一个内部振荡器和一个锁相环PLL组成，可通过晶振或外部的时钟驱动。以下我们将着重讨论DSP硬件系统的基本设计中时钟电路的设计。关键字TMS320C54x时钟产生器软件可编程PLL目录TOCo1-3hzuHYPERLINKl_Toc282584781绪论PAGEREF_Toc28258

2、4781hIHYPERLINKl_Toc282584782第一章时钟产生器PAGEREF_Toc282584782h1HYPERLINKl_Toc282584783第二章软件可编程PLLPAGEREF_Toc282584783h2HYPERLINKl_Toc282584784第一节软件配置PLL介绍PAGEREF_Toc282584784h2HYPERLINKl_Toc282584785一时钟模式介绍PAGEREF_Toc282584785h2HYPERLINKl_Toc282584786二时钟模式设置PAGEREF_Toc282584786h3HYPERLINKl_Toc282584787第

3、二节程序PAGEREF_Toc282584787h7HYPERLINKl_Toc282584788一倍频模式向倍频模式的切换PAGEREF_Toc282584788h7HYPERLINKl_Toc282584789二倍频模式向分频模式的切换PAGEREF_Toc282584789h8HYPERLINKl_Toc282584790三分频模式向倍频模式的切换PAGEREF_Toc282584790h8HYPERLINKl_Toc282584791四分频模式向分频模式的切换PAGEREF_Toc282584791h9HYPERLINKl_Toc282584792第三章心得体会PAGEREF_Toc2

4、82584792h11HYPERLINKl_Toc282584793第四章参考文献PAGEREF_Toc282584793h12第一章时钟产生器时钟产生器是在实验中为了得到想要的时钟而设计的电路，可驱动时钟器的时钟源有两种：一个是外部时钟；另一个是带有内部振荡器电路的晶振。（1）使用外部时钟源的时钟信号，将外部时钟信号直接加到DSP芯片的X2/CLKIN引脚，而X1引脚悬空。外部时钟源可以采用频率稳定的晶体振荡器，具有使用方便，价格便宜，因而得到广泛应用。连接方式如图1.1所示。（2）利用DSP芯片内部的振荡器构成时钟电路，连接方式如图1.2所示。在芯片的X1和X2/CLKIN引脚之间接入一个

5、晶体，CLKMD引脚必须设置以启动内部振荡器。图1.1使用外部时钟源图1.2使用内部振荡器C54x器件的时钟产生器包括一个内部的振荡器和一个锁相环（PLL）电路。目前，C54x器件上有两种不同类型的PLL，一些器件有硬件配置的PLL电路；而另一些器件有软件配置的PLL电路。在本设计中，主要对软件配置PLL进行讲解和分析使用。第二章软件可编程PLL第一节软件配置PLL介绍软件可编程PLL的特点是有高度的灵活性，它包括一个用来提供各种时钟乘数因子的时钟标定位、直接开放和禁止PLL的功能和一个PLL锁存定时器，该锁存定时器可以延迟期间PLL时钟模式的切换直到所存操作完成为止。一时钟模式介绍带有内部的

6、软件可编程PLL的期间可以设置为下面两种时钟模式：PLL模式：输入时钟（CLKIN）乘以31个可能的因子中的一个因子，这些因子取值范围为0.2515，他们可以通过PLL电路获取。DIV（分频器）模式：输入时钟（CLKIN）处以2或4.当用DIV模式时，所有的模拟部分，包括PLL电路，都被禁止以使功耗降到最小。二时钟模式设置复位操作之后，时钟操作模式立即由3个外部引脚CLKMD1，CLKMD2,CLKMD3的直来确定。3个CLKMD引脚所对应的模式如表1所示，复位之后，软件可编程PLL可以被变成设置为所需的模式。下列时钟模式引脚作何可以在复位时开放PLL：C5402中是CLKMD（3-1）=00

7、0b110b.当这些时钟模式引脚被组合式，内部的PLL锁相定时器不再激活，因此，系统必须延迟释放复位以保证PLL锁存时间的延迟得以满足。CLKMD1CLKMD2CLKMD3CLKMD复位值时钟模式000E007hPLL15，内部振荡器使用0019007hPLL10，内部振荡器使用0104007hPLL5，内部振荡器使用1001007hPLL2，内部振荡器使用110F007hPLL1，内部振荡器使用1110000h1/2(PLL禁止)，内部振荡器使用101F0000h1/4(PLL禁止)，内部振荡器使用011-保留，旁路模式图表1用程序设定的的PLL的值装载到16位的存储器映射（地址58h）时钟

8、模式寄存器中（CLKMD）。CLKMD寄存器用来定义PLL时钟模块的配置。CLKMD寄存器的各位如图表2所示。其功能如表3所示。注意，复位时，CLKMD寄存器由一个预定义的值初始化，这个预定义的值只能由CLKMD(1-3)引脚来确定。15-121110-3210PLLMULPLLDIVPLLCOUNTPLLON/OFFPLLNDIVPLLSTATUSR/WR/WR/WR/WR/WR图表2当处于DIV模式时，PLLMUL，PLLDIV，PLLON/OFF不必考虑，此时他们的值无定义。位名称功能描述15-12PLLMULPLL乘数因子。它与PLLDIV,PLLNDIV结合起来确定频率的乘数因子（见

9、表4）。11PLLDIVPLL除数因子。它与PLLMUL，PLLNDIV结合起来去顶频率的乘数因子（见表4）。10-3PLLCOUNTPLL计数器的值。在PLL启动以后，且在PLL给处理器提供始终以前，该字段用来说明PLL锁存定时器记录的输入时钟周期（16个周期增加1），PLL计数器是递减计数器，有输入时钟16分频来驱动，英雌，每输入16个时钟，PLL计数器件1.PLL计数器可以保证处理器在PLL锁存后才获得的时钟信号，只有有效时钟信号才能送给处理器2PLLON/OFFPLL开/关。该位与PLLNDIV结合，用来启用或禁止时钟产生器PLL部分。PLLON/OFF和PLLDIV结合起来强迫PLL

10、进行操作；当PLLON/OFF为高时，PLL的运行不受PLLNDIV状态的影响PLLON/OFFPLLNDIVPLL状态00关01开10开11开1PLLNDIVPLL时钟产生器选择。确定时钟产生器是工作在PLL模式还是工作在除法模式。因此，该位与PLLMUL和PLLDIV结合起来确定了频率的乘数因子。0PLLSTATUSPLL状态。它指明时钟产生器运行的模式。除法模式；1，PLL模式图表3下面介绍PLL的成熟比率。PLLNDIVPLLDIVPLLMUL乘数因子0X0-140.50X150.25100-14PLLMUL+110151110或偶数（PLLMUL+1）/211奇数PLLMUL/4图表

11、4在对CLKMD中的PLLCOUNT设初值时，要求值的范围为0-255，它的时钟是CLKIN除以16，因此产生的锁定时间可以被设为0-255*16个CLKIN周期，PLLCOUNT十进制初值为：其中TCLKIN是输入时钟的周期，锁定时间是所需的PLL锁定时间，PLL锁定时间与CLKOUT频率的关系如图1所示：图1第二节程序一倍频模式向倍频模式的切换当需要从一种PLL乘数比率转换到另一种乘数比率时，时钟产生器必须在选择新的比率之前先从PLL模式转换到PLL模式，直接从一种PLL乘数比率转换到另一种乘数比率是不被支持的。要转换这种频率，需要进行下列步骤的操作：将PLLNDIV位清零，选择DIV模式

12、。查询PLLSTATUS位直到获得一个0.修改CLKDM以设置PLLMUL,PLLDIV,和PLLNDIV，获得所需要的乘数因子。将PLLCOUNT位设置成所需要的锁定时间。程序如下：STM#0b,CLKMD;转换成DIV模式Testststus：LDMCLKMD，AAND#01b,A；查询PLLSTATUS位BCteststatus，ANEQSTM#0000001111101111b，CLKMD；转换到PLL1，使PLLDIV位为0，PLLON/OFF为1，状态位为1；开PLLON/OFF；二倍频模式向分频模式的切换当从倍频模式向分频模式转换时，PLLCOUNT延迟不会出现，并且在一个短暂的

13、延迟之后两种模式发生切换。从分频模式向分频模式切换也可通过装载CLKMD来完成。PLLNDIV位被清零，选择分频模式，而且PLLMUL位被设置已选择所需要的频率乘数因子。对所有的PLLMUL值（除1111b）而言，向分频模式的转换在6个时钟周期加3.5个PLL周期后生效。对PLLMUL去1111b而言，向分频模式转换在12个CLKIN周期加3.5个PLL周期后生效。行分频模式转换完成后，CLKMD中的PLLSTATUS位读取为零，下面为PLL3模式到除2模式的时钟转换。程序：STM#0b,CLKMD;转换成分频模式TESTSTATUSLDMCLKMD,AAND#01b,A；查询PLLSTATU

14、S位BCTESTSTATUS,ANEQ；判断A是否为0STM#0b,CLKMD;当PLLSTATUS位为0时，复位PLLON/OFF三分频模式向倍频模式的切换许多情况下可能需要从分频模式向分频模式的转换。但要注意的是，如果从分频模式向分频模式转换时PLL没被锁定，那么在模式转换之前一定要有时间延迟，就是设置PLLCOUNT位，以保证只有适当的时钟信号提供给器件，因此，再从分频模式向倍频模式转换时，一定要确定PLL是否被锁定。在上电时、在PLLMUL或PLLDIV的值修改后、在PLL关闭后（即PLLON/OFF=0是）或在输入参照时钟丢失之后，PLL不被锁定。从分频模式向倍频模式转换时，把PLL

15、NDIV设置为1，从而激活了PLLCOUNT可编程锁存定时器，并且这个特点可以用于提供一个实现锁存时间延迟的便捷方法。在PLL没有锁定的情况下，除非用一个复位延时来实现锁存时间延迟，或者PLL不使用。在分频模式下，一旦PLLDIV位被设置，PLLCOUNT定时器开始从它的预设值递减。当PLLCOUNT定时器减小到零时，向倍频模式装换在6个CLKIN时钟周期加上3.5个PLL时钟周期后生效。当从分频模式转换到倍频模式后，CLKMD中的PLLSTATUS位读取为1.下面为从除2模式向PLL3模式装换的程序：STM#010000101001111b,CLKMD:PLL*3在程序中，先设置PLLMUL

16、位为2，PLLDIV为0，切换成倍频模式，设置可编程定时器PLLCOUNT，打开PLLON/OFF位，PLLNDIV位为1，状态位PLLSTATUS为1，进入倍频模式，乘数因子为PLLMUL+1，即为3.四分频模式向分频模式的切换在实际的应用中，有时候也需要从分频模式向分频模式的转换，以获得所需要的时钟，但在除以2和除以4之间是不能直接转换的。为了在这两个模式之间转换，时钟产生器必须先设置成一个带有整数比率因子（不能是分数）的倍频模式，然后再设回到带有所需除法因子的DIV模式。下面为从除以2模式向除以4模式转换的程序：STM#010000101001111b,CLKMD:PLL*3;先将除以2

17、模式转换成PLL*3模式STM#0b,CLKMD;转换成分频模式TESTSTATUS:LDMCLKMD,AAND#01b,A；查询PLLSTATUS位BCTESTSTATUS,ANEQ；判断A是否为0STM#0011000101001010b,CLKMD;设置PLLMUL为奇数，为1，设置PLLNDIV为1，PLLDIV为1，从而确定乘数因子为1/4,达到4分频的要求，这时，PLLSTATUS状态位为0，PLLON/OFF位被设置成0，从而关闭倍频。第三章心得体会短短一周的DSP课程设计已经结束，通过这一周的的课程设计，不仅使我学到了许多的东西，可以对我们以前所学的知识有所认识，同时还能是我们

18、更进一步了解DSP中锁相环的配置问题，在电路中需要一个时钟而外部有无法提供时，我们可以通过设置DSP的外部管脚CLKMD1，CLKMD2，CLKMD3，从而达到器件所需要时钟频率；但是我们还可以通过软件设置PLL锁相环，从而达到我们所需的频率，在这次设计中，我主要是通过软件配置PLL，从而达到分频模式向分频模式的时钟切换、分频模式向倍频模式的时钟模式转换、倍频模式向倍频模式的时钟模式切换、倍频模式向分频模式的切换这四种程序的编写，在编写的过程中，遇到了许多的问题，特别是从分频模式向分频模式的切换时，但通过问老师和查资料，我一一解决了问题，并且还克服了看英文资料不习惯的的习惯，回顾一周的设计实践，我们弄清了DSP中时钟的设置产生与FPGA中都是通过对锁相环的操作从而达到较高的时钟频率。在这过程中老师的帮助和同学的帮助使我突破了种种困难。总之，通过这次的学习，使自己对本专业更有深一步的理解，同时锻炼自己的自学思考能力以及动手能力，为