数字电路——分析与设计 ：第4章 组合逻辑电路1

1、4.3 组合电路逻辑分析组合逻辑电路的分析是以给定的数字逻辑硬件电路为起点，通过导出描述该电路的布尔表达式（逻辑表达式）、真值表、时序图或其它描述电路工作行为特性的形式来说明组合数字电路的逻辑功能。分析组合逻辑电路的目的，就是要获取对电路的某种描述形式（真值表，逻辑函数表达式等）。 组合电路的一般的分析步骤归纳如下： 确定输入变量（自变量）和输出变量（函数）。确定输出函数关于输入变量的逻辑表达式。 7/17/20221北京理工大学 信息科学学院组合电路的一般的分析步骤归纳如下（续）： 化简变换。由函数逻辑表达式列出真值表。按要求画出给定输入激励波形下的输出波形，说明电路的逻辑功能。真值表是分析

2、（也是设计）组合逻辑电路的最基本、最本质和最有效的工具。哪一种组合电路的描述形式有可能会被最方便、最快捷地得到，就先导出哪一种描述形式，然后再根据要求导出其它的电路描述形式。7/17/20222北京理工大学 信息科学学院【例4.11】分析图示的电路。按给定激励信号的波形画出相应的输出波形。（1）写逻辑表达式（2）变换7/17/20223北京理工大学 信息科学学院（3）列真值表（4）画波形图（5）说明电路的逻辑功能此电路是一个“异或”电路。7/17/20224北京理工大学 信息科学学院【例4.14】试确定图示电路输出函数的最小项之和式。其中，FA是全加器；S1是多路选择器MUX选择端的最高有效位

3、。 写逻辑表达式确定输入变量为A、B、C和D；输出变量为F。7/17/20225北京理工大学 信息科学学院7/17/20226北京理工大学 信息科学学院7/17/20227北京理工大学 信息科学学院7/17/20228北京理工大学 信息科学学院【例4.15】图示电路是由5个半加器HA0HA4所组成的。图中标有问号“？”的输出端上会出现什么样的逻辑函数，用最小项之和式表示。 7/17/20229北京理工大学 信息科学学院7/17/202210北京理工大学 信息科学学院4.4 组合电路逻辑设计组合电路的逻辑设计（简称“设计”）是组合电路逻辑分析的逆过程。组合电路的设计有时也叫 “组合逻辑网络的综合

4、”。 用以实现逻辑函数布尔表达式的硬件电路形式大致有如下几类： 小规模数字集成电路，简称SSI。中规模数字集成电路，简称MSI。只读存储器ROM。小规模可编程逻辑器件，如：PLA、PAL、GAL等。 7/17/202211北京理工大学 信息科学学院大规模可编程逻辑器件，目前主要有CPLD（复杂可编程逻辑器件）和FPGA（现场可编程门阵列）。 7/17/202212北京理工大学 信息科学学院4.4.1用小规模集成电路(SSI)实现逻辑函数1.用SSI实现逻辑函数实现电路设计的最简标准是：所用门数最少；每个门的输入端数最少。这就是所谓的最小化设计。 “与或”表达式，其中包括标准“与或”式最小项之和

5、式。最小项之和式是“与或”表达式的一种特例； “或与”表达式，其中包括标准“或与”式最大项之积式。最大项之积式是“或与”表达式的一种特例； “与非与非”表达式； “或非或非”表达式； 7/17/202213北京理工大学 信息科学学院“与或非”表达式。 2.使用SSI时的两个问题(1)输入无反变量7/17/202214北京理工大学 信息科学学院把(1)、(2)代入(3)：分别对(1)、(2)、(4)求反：不含反变量不含反变量不含反变量7/17/202215北京理工大学 信息科学学院7/17/202216北京理工大学 信息科学学院(2)多输出函数的设计这个问题在2.6.4节“多输出函数的卡诺图化简

6、法”里已经讲过。7/17/202217北京理工大学 信息科学学院4.4.2用中规模集成电路(MSI)实现逻辑函数用MSI实现组合电路的最佳标准是：所用的MSI组件模块最少，连线最少。 用以实现组合逻辑函数的MSI主要有两种“译码器”和“数据选择器”（MUX）。 这两种MSI有一个共同的特点它们都具有最小项发生器。 7/17/202218北京理工大学 信息科学学院1.用译码器实现逻辑函数一个n-2n的译码器具有n个输入端、2n个输出端。当n个输入变量Xn-1，Xn-2，X1，X0的每一种可能的组合施加于译码器的输入端时，译码器有且仅有一个输出端的信号是逻辑“1”，其余输出端的信号都是逻辑“0”，

7、即： n-2n译码器是一个输入n变量的最小项发生器。7/17/202219北京理工大学 信息科学学院另一方面，任何一个n变量的逻辑函数，都可以写成若干个n变量最小项之和。用一个n-2n译码器再辅以适当的逻辑门电路，就可以实现任何一个n变量的逻辑函数。 因为：所以当n-2n译码器的输出是高电平有效时，用此译码器和一个“或”门就可以实现任意一个n变量的逻辑函数。 因为：所以当n-2n译码器的输出是低电平有效时，用此译码器和一个“与非”门就可以实现任意一个n变量的逻辑函数。 7/17/202220北京理工大学 信息科学学院因为：所以当n-2n译码器的输出是低电平有效时，用此译码器和一个“与”门就可以

8、实现任意一个n变量的逻辑函数。 因为：所以当n-2n译码器的输出是高电平有效时，用此译码器和一个“或非”门就可以实现任意一个n变量的逻辑函数。 7/17/202221北京理工大学 信息科学学院【例4.16】用译码器配合适当的逻辑门实现如下的逻辑函数： 用一个输出为高电平有效的3-8译码器与一个“或”门相配合来实现逻辑函数F，即： 7/17/202222北京理工大学 信息科学学院用一个输出为低电平有效的3-8译码器与一个“与非”门相配合来实现逻辑函数F，即：7/17/202223北京理工大学 信息科学学院用一个输出为低电平有效的3-8译码器和一个“与”门相配合来实现逻辑函数F，即： 7/17/2

9、02224北京理工大学 信息科学学院用一个输出为高电平有效的3-8译码器和一个“或非”门相配合来实现逻辑函数F，即： 用译码器实现组合电路时要选择最具有成本效率的电路。显然上例中后两者最简单、最易实现，成本也最低。 7/17/202225北京理工大学 信息科学学院【例4.17】利用一片74LS154和适当的逻辑门电路实现如下的逻辑函数： 解：7/17/202226北京理工大学 信息科学学院7/17/202227北京理工大学 信息科学学院用一个n-2n译码器和若干个适当的逻辑门电路相配合，可以同时实现多个n变量的逻辑函数。7/17/202228北京理工大学 信息科学学院2.用多路选择器（MUX）

10、实现逻辑函数mi是由选择变量Sk-1 Sk-2S1 S0所构成的最小项；Di是2k个数据输入端（取值为“1”或“0”）。 另一方面，一个具有n个逻辑变量的函数F，其最小项之和式为： mi是由函数自变量Xn-1 Xn-2X1 X0所构成的最小项；ai是最小项的系数（取值为“1”或“0”）。7/17/202229北京理工大学 信息科学学院2k-1MUX实际上是一个含有可被“使能”的k变量的最小项发生器。比较(1)式和(2)式,若令n = k,Si = Xi，Di = ai，则(1)式与(2)式等效。 用MUX的选择变量Sk-1 Sk-2S1 S0（选择码）去产生函数的最小项，而用MUX的数据输入D

11、i去“使能”所要实现的逻辑函数最小项之和式中所含有的最小项。这就是用MUX实现逻辑函数的基本原理。7/17/202230北京理工大学 信息科学学院【例4.19】用一片74LS151实现如下的逻辑函数 7/17/202231北京理工大学 信息科学学院 n k的情况：函数最小项的总个数少于MUX数据输入端的个数。这时，要将多余的MUX数据输入端和选择控制变量输入端作逻辑上的处理，即：按需要接“1”或接“0”。 【例4.20】用74LS151实现两变量X1和X0的“异或”函数F和“同或”函数G。 F(X1, X0) = X1X0G(X1, X0) =XX07/17/202232北京理工大学 信息科学

12、学院当n k的情况：函数最小项的总个数大于MUX数据输入端的个数，即：函数自变量的个数要多于MUX的选择控制变量的个数。这时应该采用变量分离法来实现逻辑函数。所谓变量分离法，就是从函数的n个自变量中选取k个变量作为MUX的选择控制变量（接到选择控制输入端上），而剩下的(n-k)个自变量叫做“引入变量”，将这些引入变量构成所谓的“余函数”fi，再将这些 fi接到MUX相应的数据输入端Di上。7/17/202235北京理工大学 信息科学学院【例4.21】用4-1MUX实现逻辑函数F(A,B,C)F(A,B,C)7/17/202236北京理工大学 信息科学学院【例4.21】用4-1MUX实现逻辑函数

13、F(A,B,C)F(A,B,C)7/17/202237北京理工大学 信息科学学院F(A,B,C)在所有自变量的反变量都存在的前提下，一个具有k个选择输入端的2k1 MUX，不用附加任何门电路，就可以实现变量为n k+1的逻辑函数。7/17/202238北京理工大学 信息科学学院【例4.22】试用此4-1MUX实现逻辑函数F(A,B,C,D)以A、B作为MUX的选择控制变量，则余函数为fi(C,D) （i=03）。F(A,B,C,D)相应的余函数为： f0(C,D)= ；f1(C,D)= ；f2(C,D)= ；f3(C,D)= 7/17/202239北京理工大学 信息科学学院以B、D作为MUX的

14、选择控制变量，则余函数为fi(A,C)（i=03）。 F(A,B,C,D)相应的余函数为： f0(A,C)= ；f1(A,C)=0；f2(A,C)=1；f3(A,C)=C 7/17/202240北京理工大学 信息科学学院f0(C,D)= ；f1(C,D)= ；f2(C,D)= ；f3(C,D)= f0(A,C)= ；f1(A,C)=0；f2(A,C)=1；f3(A,C)=C 比较两组余函数，显然后一组余函数比前一组余函数更简单。 7/17/202241北京理工大学 信息科学学院【例4.23】续例4.22。用卡诺图法确定充当MUX选择变量的函数自变量，以使得所产生的余函数相对最为简单。f0(C,

15、D)=f2(C,D)=f1(C,D)=f3(C,D)=f0(A,B)=f2(A,B)=1f1(A,B)=0f3(A,B)=Bf0(A,C)=f2(A,C)=1f1(A,C)=0f3(A,C)=C7/17/202242北京理工大学 信息科学学院卡诺圈总数越少、且每个卡诺圈所围的小格越多，则所产生的余函数越简单。 用C、D或B、D作选择变量比用A、B作选择变量所产生的余函数要简单。7/17/202243北京理工大学 信息科学学院4.4.3一般设计步骤和设计举例1.一般设计步骤逻辑抽象：确定电路的输入、输出变量(函数)，为每个变量的两种状态规定逻辑“1”和逻辑“0”。列真值表：按照实际问题的要求确定

16、输入、输出变量间的逻辑关系，依据这种关系，用逻辑“1”和逻辑“0”填写真值表。 7/17/202244北京理工大学 信息科学学院简化变换：用代数法或K图法化简真值表所描述的逻辑函数，化简时要充分利用“约束条件”。根据要求实现逻辑函数的形式(如SSI、译码器、MUX等)，把函数的逻辑表达式变换成所需要的“最简”形式。 画逻辑图：根据最后得到的逻辑函数表达式，画出相应的逻辑电路图。 7/17/202245北京理工大学 信息科学学院设计一位二进制数全减器。分别用SSI的“与非”门，3-8译码器和双4-1MUX实现之。 【例4.26】确定输入、输出变量输入变量为：“被减数”A，“减数”B，“借位输入”

17、（下一位对本位的借位）Cin。输出函数为：“差”D，“借位输出”（本位对上一位的借位）Cout。列真值表根据一位二进制数的减法原则，列出反应输入、输出变量逻辑关系的真值表，如右表所示。 7/17/202246北京理工大学 信息科学学院【例4.26】设计一位二进制数全减器。分别用SSI的“与非”门，3-8译码器和双4-1MUX实现之。 确定输入、输出变量输入变量为：“被减数”A，“减数”B，“借位输入”（下一位对本位的借位）Cin。输出函数为：“差”D，“借位输出”（本位对上一位的借位）Cout。列真值表根据一位二进制数的减法原则，列出反应输入、输出变量逻辑关系的真值表，如右表所示。 7/17/

18、202247北京理工大学 信息科学学院写出标准表达式根据真值表，写出输出函数D和Cout的最小项之和式： 根据输出函数D和Cout的最小项之和式，画出用3-8译码器实现的全减器逻辑图（“C ”是最高有效位）。7/17/202248北京理工大学 信息科学学院画逻辑图根据真值表，写出输出函数D和Cout的最小项之和式： 根据输出函数D和Cout的最小项之和式，画出用3-8译码器实现的全减器逻辑图（“C ”是最高有效位）。7/17/202249北京理工大学 信息科学学院化成相应形式的表达式根据输出函数D和Cout的最小项之和式画出K图如下： 令B、Cin为MUX选择变量，即S1S0=BCin，则D的

19、余函数为： f0(A)= A；f1(A)= ；f2(A)= ；f3(A)= A 同时Cout的余函数为：f0(A)=0；f1(A)= ；f2(A)= ；f3(A)=1 7/17/202250北京理工大学 信息科学学院画逻辑图令B、Cin为MUX选择变量，即S1S0=BCin，则D的余函数为： f0(A)= A；f1(A)= ；f2(A)= ；f3(A)= A 同时Cout的余函数为：f0(A)=0；f1(A)= ；f2(A)= ；f3(A)=1 7/17/202251北京理工大学 信息科学学院化简在D和Cout的K图上圈组合并如下： 7/17/202252北京理工大学 信息科学学院画逻辑图7/

20、17/202253北京理工大学 信息科学学院【例4.29】【例4.29】对某项议案进行表决，以决定其是否通过的方式有以下几种：简单多数即为通过；三分之二以上才算通过；全体同意方能通过，即所谓的一票否决制。假设有5个人进行表决，试设计一个逻辑判断电路，以实现这三种表决方式。请选用较经济的逻辑部件实现此电路。确定输入、输出变量输入变量：设定A、B、C、D、E作为输入变量以代表这5个人，变量取“1”表示“同意”；变量取“0”表示“不同意”。另加两个输入变量X1、X0作为选择3种“通过方式”的控制输入变量。对于变量X1、X0作如下规定： 7/17/202254北京理工大学 信息科学学院列真值表根据对输

21、入变量和输出函数的规定，按照题意要求，列出反映输入、输出变量关系的真值表。这里是以变量X1、X0的取值组合为基准将真值表分成4个部分，以代表不同的表决通过方式。 输出函数：表决结果用F表示。F = 1，表示议案“通过”；F = 0，表示议案“被否决”。 X1X0=00，代表“简单多数通过”方式；X1X0=01，代表“三分之二以上多数通过”方式；X1X0=10，代表“全体同意通过”方式；X1X0=11，不代表任何方式。 7/17/202255北京理工大学 信息科学学院7/17/202256北京理工大学 信息科学学院7/17/202257北京理工大学 信息科学学院7/17/202258北京理工大学

22、 信息科学学院写总表达式7/17/202259北京理工大学 信息科学学院化简表达式对表达式的化简，应根据所选用逻辑部件的需要而定。现决定用8-1 MUX配合若干SSI来实现此逻辑函数F。因此，要确定三个变量作为8-1 MUX的选择控制变量。为了利用约束项化简逻辑函数，选择C、D、E作为8-1 MUX的选择控制变量，即令：S2S1S0=CDE。 选择C、D、E作为8-1 MUX的选择控制变量，将使最后的硬件实现简单、化一。于是就有8个以X1、X0、A、B为引入变量的余函数：f0 (X1, X0, A, B), f1 (X1, X0, A, B), f2 (X1, X0, A, B), f3 (X

23、1, X0, A, B),f4 (X1, X0, A, B), f5 (X1, X0, A, B), f6 (X1, X0, A, B), f7 (X1, X0, A, B)。7/17/202260北京理工大学 信息科学学院7/17/202261北京理工大学 信息科学学院7/17/202262北京理工大学 信息科学学院7/17/202263北京理工大学 信息科学学院7/17/202264北京理工大学 信息科学学院7/17/202265北京理工大学 信息科学学院7/17/202266北京理工大学 信息科学学院7/17/202267北京理工大学 信息科学学院7/17/202268北京理工大学 信息

24、科学学院7/17/202269北京理工大学 信息科学学院7/17/202270北京理工大学 信息科学学院7/17/202271北京理工大学 信息科学学院f0 (X1, X0, A, B)=0；f1 (X1, X0, A, B)= f2 (X1, X0, A, B)= f4 (X1, X0, A, B)7/17/202272北京理工大学 信息科学学院f3 (X1, X0, A, B)= f5 (X1, X0, A, B)= f6 (X1, X0, A, B) f7 (X1, X0, A, B)7/17/202273北京理工大学 信息科学学院画出逻辑图f0 (X1, X0, A, B)=0；f1

25、(X1, X0, A, B) = f2 = f4f3 (X1, X0, A, B) = f5 = f6 f7 (X1, X0, A, B)整个逻辑电路所用到的集成电路芯片如下：“四2输入或非门”74LS02一片(SSI);“四2输入与门”74LS08两片(SSI)；“四2输入或门”74LS32一片(SSI)；“8-1 MUX”74LS151一片(MSI)。7/17/202274北京理工大学 信息科学学院作业2：4-15的(a)、(b)，4-16，4-19，4-21，4-22的(1)，4-24的(1)、(2)，4-377/17/202275北京理工大学 信息科学学院4.5 组合逻辑电路中的竞争与冒险现象4.5.1竞争与冒险现象及其成因7/17/202276北京理工大学 信息科学学院这种由于输入信号沿不同路径传输，而后到达电路中某一会合点的时间先后不一的现象被称为竞争。 ，当 A = B = 1时，这种由于竞争而导致逻辑电路瞬时出现错误输出（“毛刺”）的现象被称为冒险。7/17/202277北京理工大学 信息科学学院4.5.2冒险现象的类型及识别竞争是经常发生的，但不一定都会产生“毛刺”。但是一旦出现“毛刺”