数字集成电路英文课件：Chapter 4 电阻负载型反相器的设计

1、Digital Integrated CircuitsFaculty of Materials and Energy, GDUT14.2 电阻负载型反相器的设计-3 VOL当Vin=VOHVDD时，NMOS导通，晶体管将工作于线性区，此时流过电阻及驱动管的电流相等，反相器的输入电压为VOH，输出电压为VOL由于VOL很小，可忽略VOL的平方项及VOL/ECL，上式可改写为Digital Integrated CircuitsFaculty of Materials and Energy, GDUT24.2 电阻负载型反相器的设计-4 深线性区 当Vin=VOHVDD时，由于VDS 面积增加增大

2、RL，会使得输出负载电容的充电时间增加(=RC)，上升速度变慢增大k，会使得输出负载电容的放电时间减小，下降速度变快RL增加，相同输入电压情况下Vout下降更多，过渡区宽度变窄。VOUTVINRL增大Digital Integrated CircuitsFaculty of Materials and Energy, GDUT44.2 电阻负载型反相器的设计-6 VIL与VIH的定义噪声容限VIL与VIH定义为在反相器中，随着输入电压Vin的增加，输出Vout将会减少，输出电压的变化与输入电压相反，因而上式为负数Digital Integrated CircuitsFaculty of Mat

3、erials and Energy, GDUT54.2 电阻负载型反相器的设计-7 VIL当Vin=VIL时，输出电压为高电平，接近VDD，驱动管中VDSVGS-VT，其工作在饱和区，因此VIL仅比VT略大一些。为增大输入低电平时的噪声容限NML，也就是增大VIL，需减少k与RL，但这会使得VOL增加，很难显著改善NML 。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT64.2 电阻负载型反相器的设计-8 VIH当Vin=VIH时，输出电压为低电平，接近0，驱动管中VDSVgs-VT，因而其工作在饱和区迭代可计算

4、得到VS的值。基于VS、VIL、VOL、VIH与VOH，可绘出反相器的电压传输特性图Digital Integrated CircuitsFaculty of Materials and Energy, GDUT84.2 电阻负载型反相器的设计-10例4.2 对于以下给定参数，确定其多源噪声容限：解答：VOL低于阈值电压，故器件工作在线性区VIL略高于阈值电压，因而器件肯定工作在饱和区Digital Integrated CircuitsFaculty of Materials and Energy, GDUT94.3 NMOS晶体管作为负载器件-1 概论电阻占用大量芯片面积= MOS数字集成

5、电路中几乎不用电阻器作为负载可采用NMOS作为上拉（负载）器件，其栅漏极连接在一起，器件仅有饱和与截止状态，衬底接地。上拉器件可给输出负载电容充电，下拉（反相）器件可给输出负载电容放电上拉与下拉器件的尺寸比例决定了输出电压的大小，因而被称为有比器件。电路设计中，需要合理的设计有比反相器的器件尺寸。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT104.3 NMOS晶体管作为负载器件-2 VOH当Vin输入低电平时，下拉器件截止，流过两个器件的电流约等于0，因而：饱和负载反相器的输出高电平最高只能到达VDD-VTL。

6、由于负载器件的VSB并不为0，受衬底偏置效应的影响，负载器件的VTL将上升为：此时，上拉器件的VSB=VOH=VDD-VTL由于VOH=VDD-VTL0.75V，该值作为下级的栅输入太小，因而使用低电源电压很难设计出能够在安全噪声容限范围内正常工作的电路。早期MOS电路需要高电源电压。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT114.3 NMOS晶体管作为负载器件-4当反相器输入为高电平VOH时，输出为低电平VOL，流过两个器件的电流相等，上拉器件工作在饱和区，反相器件工作在线性区，因而：KR为反相器的比例因

7、子，若想降低输出低电平VOL，则需要增加KR，但这会使得电路面积增大。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT124.3 NMOS晶体管作为负载器件-5KR增加，VOL减小，过渡区变窄。KR增加，可使上拉器件宽长比变小=为保持相同输入电压条件下电流恒定，上拉器件的VDSL变大，VOL=VDD-VDSL变小可使下拉器件宽长比变大=为保持相同输入电压条件下电流恒定，下拉器件的VDSI变小，VOL=VDSI变小VOUTVINKR增大Digital Integrated CircuitsFaculty of Mat

8、erials and Energy, GDUT134.3 NMOS晶体管作为负载器件-6例4.5 设计一个饱和增强型负载反相器，使得输入为VDD时输出低电平为VOL=0.1V，L=100nm，其他参数为：解答：书上结果为KR=1.7，WI=170nm，结果差异是因为上面的解答忽略了速度饱和效应。注意，当VOL=0.1V时，上拉器件的衬底偏置效应已经很不明显了，可忽略。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT144.3 NMOS晶体管作为负载器件-7 线性增强型负载为提高输出高电平VOH，将上拉器件的栅极连接

9、到一个高于VDD的直流电压VGG上VGG VDD+VTL(VDD)输出高电平为VOH=VDD长沟器件使用该结构，上拉器件一定工作在线性区；但在短沟器件中，考虑速度饱和效应，输出为低时器件饱和。缺点：额外的电压源，所需要的KR较饱和负载反相器大（以满足VOL的要求），输出为低时存在直流功耗Digital Integrated CircuitsFaculty of Materials and Energy, GDUT154.4 互补MOS（CMOS）反相器-1以上反相器在噪声容限（VOH、VOL）和功耗方面（低电平输出时有直流功耗）都有所不足由PMOS和NMOS所组成的互补型电路称之为CMOS（C

10、omplementary Metal Oxide semiconductor Transistor ，互补型金属氧化物半导体晶体管 ）CMOS电路已成为数字集成电路设计的主流，其最大特点之一即为低功耗，VOH=VDD，VOL=0。CMOS反相器由一个NMOS和一个PMOS所组成，输入端连接至两个晶体管的栅电极，而输出端则连接两个晶体管的漏极。PMOS的源端接电源电位，而NMOS的源端接地。PMOS的衬底接VDD，NMOS的衬底接地，无衬底偏置效应。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT164.4 互补MO

11、S（CMOS）反相器-2当Vin输入高电平时，NMOS导通，而PMOS截止（|Vin-VDD|Vtp|)，因而VOH VDD，输出高电平。流过两个晶体管的电流仅为NMOS的泄漏电流。由于VOL0， VOH VDD，具有很大的噪声容限在输入为0或1时，两个MOS管中总是一个截止一个导通，没有从VDD到VSS的直流通路，惟一稳定的电流是晶体管的泄漏电流和亚阈电流，电路静态电流和功耗（微瓦）几乎为0。CMOS反相器为无比电路，其输出低电平与宽长比无关。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT174.4 互补MOS

12、（CMOS）反相器-3Vin=0时，N管截止，P管线性区，VOH=VDDVTNVinVout+VTP:N管: Vin-VTN|Vds|=(VDD-Vout) 线性区Vout+VTPVinVout+VTN:N管: Vin-VTNVout 饱和区P管: |Vgs-VTP|=(VDD-Vin+VTP)Vout+VTN:N管: Vin-VTNVout 线性区P管: |Vgs-VTP|VDD+VTP: P管截止，Vout=0 Digital Integrated CircuitsFaculty of Materials and Energy, GDUT184.4 互补MOS（CMOS）反相器-4截止线性

13、VDD+VTPVi VDD饱和线性VO+VTNViVDD+VTP饱和饱和VO+VTPViVO+VTN线性饱和VTNViVO+VTP线性截止0ViVTNP管N管输入电压范围Digital Integrated CircuitsFaculty of Materials and Energy, GDUT194.4 互补MOS（CMOS）反相器-5阈值转换点VS=Vin=Vout，两管均工作在饱和区：因为VSVDD/2，忽略速度饱和效应，上式可修正为Digital Integrated CircuitsFaculty of Materials and Energy, GDUT204.4 互补MOS（C

14、MOS）反相器-6增大（增大NMOS的宽长比），VS变小，转换电平向左移动；减小 （增大PMOS的宽长比）， VS变大，转换电平向右移动例：WP变化对反相器VS的影响降低WP将降低VS，并使得VTC向左移动WP减小，PMOS电流减小，为维持相同输入电压情况下的电流，PMOS的源漏电压加大，Vout减小的更多，VTC向左漂移Digital Integrated CircuitsFaculty of Materials and Energy, GDUT214.4 互补MOS（CMOS）反相器-7当Vin=VIL时，NMOS处于饱和区，PMOS处于线性区：(2)式中VIL取决于Vout的大小，可联解

15、(1)、(2)得到VIL与Vout的值Digital Integrated CircuitsFaculty of Materials and Energy, GDUT224.4 互补MOS（CMOS）反相器-8当Vin=VIH时，NMOS处于线性区，PMOS处于饱和区：(2)式中VIH取决于Vout的大小，可联解(1)、(2)得到VIH与Vout的值Digital Integrated CircuitsFaculty of Materials and Energy, GDUT234.5 伪NMOS反相器-1标准CMOS推挽结构需要两倍于输入端数量的晶体管来实现多输入门为节省面积，采用伪NMOS

16、结构，该结构与NMOS负载的区别在于：伪NMOS结构的上拉器件为栅极接地的PMOS，该PMOS始终处于导通状态。NMOS导通时，伪NMOS结构的两个器件会产生分压，输出低电平取决于器件的宽长比，为有比电路。输出低电平时，消耗静态功率，与其他NMOS结构相似。Digital Integrated CircuitsFaculty of Materials and Energy, GDUT244.5 伪NMOS反相器-2当输入低电平时，NMOS截止，PMOS处于线性区，此时：当输入高电平时，NMOS导通并处于线性区，PMOS饱和，则：Digital Integrated CircuitsFacult

17、y of Materials and Energy, GDUT254.6 反相器的尺寸确定-1器件尺寸的选择必须在延时、功耗、面积和噪声容限之间折中考虑CMOS反相器的静态功耗很小，因而主要根据延时来确定其器件尺寸伪NMOS反相器的器件尺寸取决于其所需的VOL（噪声容限）及延时简单的延时模型：tPHL：从高到低的传输延时tPLH：从低到高的传输延时给反相器加一个阶跃输入，并在电压值50%时测量输出传输延迟时间Digital Integrated CircuitsFaculty of Materials and Energy, GDUT264.6 反相器的尺寸确定-2阶跃输入的输出响应是指数波形

18、，当输出电平从高下降时，输出负载电容通过下拉器件放电，因而反相器的导通电阻Reff=RN，输出为：当输出电平从低上升时，输出负载电容通过上拉器件充电，因而反相器的导通电阻Reff=RP。，输出为：两种情况下，Vout变为0.5VDD的点为：宽度越大，导通电阻越小，延时越少，但耗费芯片面积Digital Integrated CircuitsFaculty of Materials and Energy, GDUT274.6 反相器的尺寸确定-3确定CMOS反相器和伪NMOS反相器的尺寸CMOS：tPHL=tPLH伪NMOS：tPHL50ps; VOH=1.2V, VOL=0.1V; 最小直流功耗，最小面积解答：伪NMOS反相器为有比电路，必须先考